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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第44卷 第6號
발행연도
2007.6
수록면
19 - 27 (9page)

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본 논문에서는 공급전압 변화에 둔감한 Gbps급 저전력 LVDS I/O회로를 설계하였다. 제안된 LVDS I/O는 1.8 V, 0.18 ㎛ TSMC 공정을 이용하여 설계, 시뮬레이션 및 검증하였다. 설계된 LVDS I/O회로는 송신단과 수신단을 포함한다. 제안하는 송신단은 phase splitter와 SC-CMFB를 이용한 출력버퍼로 구성된다. phase splitter의 출력은 공급 전압이 변화하여도 50±2%의 duty cycle을 가지며 180±0.2°의 위상차를 가진다. 출력 버퍼는 SC-CMFB를 이용하여 허용 가능한 V<SUB>CM</SUB> 전압 값인 1.2±0.1V을 유지하도록 설계하였다. V<SUB>OD</SUB>전압 또한 허용범위에서 최소값인 250 ㎷를 갖도록 설계하여 저전력 동작이 가능하도록 구성하였다. 수신단은 38 ㎷의 히스테리시스 전압값을 가지면서 DC옵셋 전압값이 0.2 ∼ 2.6 V로 넓은 공통 모드전압 범위가 가능하도록 설계하였고 공급전압 변화에도 rail-to-rail로 복원할 수 있는 기능을 가지고 있다. 또한, 수신단은 1 ㎓에서 38.9 ㏈의 높은 전압 이득을 갖도록 설계하였다.
#LVDS #Phase splitter #SC-CMFB #Rail-to-rail #Power supply-insensitive

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 LVDS 송수신 회로
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
참고문헌
저자소개

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