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논문 기본 정보

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학술저널
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저널정보
한국콘텐츠학회 한국콘텐츠학회논문지 한국콘텐츠학회논문지 제7권 제2호
발행연도
2007.2
수록면
92 - 99 (8page)

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본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는 71㎒에서 기존의 128-bit ARIA구조의 9.7%인 61.46㎽으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.
#ARIA #저전력 #블록암호 #Low Power #Block Cypher

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. Original ARIA Algorithm
Ⅲ. Modification of the Algorithm
Ⅳ. Performance Analysis
Ⅴ. Conclusion
References
저자소개

참고문헌 (13)

참고문헌 신청
1. [인터넷자원] - / / http://www.nsri.re.kr/ARIA/ google schola 2. [학술대회논문] - D. Kwon / 2003 / New block cipher: ARIA / in Proc. ICISC2003 : 432 ~ 445 google schola 3. [인터넷자원] - / / http://www.nsri.re.kr/ARIA/doc/ARIA-specifi-cation.pdf/ google schola 4. [단행본] - W. Nebel / 1997 / Low Power Design in Deep Submicron Electronics / Kluwer Academic Publishers google schola 5. [학술지(정기간행물)] - 박진섭 / 2005 / ARIA 암호 알고리듬의 하드웨어 설계 및 구현 / 전자공학회논문지 - SD 42 (4) : 253 ~ 260 dbpia

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