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논문 기본 정보

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학술저널
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저널정보
한국통신학회 한국통신학회논문지 한국통신학회논문지 제31권 제8C호
발행연도
2006.8
수록면
806 - 815 (10page)

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디지털 변복조 장치에는 디지털 신호의 표본화 속도를 변환시키는 표본화 속도 변환기(SRC: sample rate converter)가 필요한데, 여기에 사용되는 저역필터의 구현 문제를 연구하였다. 표본화 속도 변환율이 클 경우에는 저역필터의 신호처리 연산량이 많아져서 구현에 부담이 되므로 연산량을 감소시키는 방안이 중요하다. 본 논문에서는 이 필터를 2 단의 직렬 필터로 분할하여 구현하는 설계 방법을 제시하였고, 1 단 구조의 단일 필터로 구현하였을 경우에 비교하여 신호처리 연산량이 감소되는 것을 확인하였다. 표본화 속도 변환율이 증가할수록 2 단 분할 방안에 의한 연산량 감소 효과는 증가하며, 변환율이 32 에서는 72 %까지 감소되는 것을 확인하였다. 변환율을 2 단으로 분할함에 있어서도 인수의 조합에 따라서 감소 효과가 다르게 나타났으므로, 여러 변환율에 대하여 최적 성능의 분할율을 조사하였다. 저역필터는 다상 필터 구조를 갖는 FIR 필터를 대상으로 하였으며, 필터 계수의 설계는 Parks-McCllelan 알고리즘을 이용하였다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. FIR 필터로 구성된 SRC
Ⅲ. 1단 다상 FIR 필터의 SRC
Ⅳ. 2단 직렬형 다상 FIR 필터의 SRC
V. 2단 직렬형 다상 FIR필터의 설계 예 및 효과
Ⅵ. 결론
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