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대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE JOUNAL OF SEMICONDUCTOR THCHNOLOGY AND SCIENCE Vol.6 No.1
발행연도
2006.3
수록면
43 - 51 (9page)

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80-nm self-aligned n- and p-channel I-MOS devices were demonstrated by using a novel fabrication method featuring double sidewall spacer, elevated drain structure and RTA process. The fabricated devices showed a normal transistor operation with extremely small subthreshold swing less than 12.2 mV/dec at room temperature. The n- and p-channel I-MOS devices had an ON/OFF current of 394.1/0.3 μA and 355.4/8.9 μA per μm, respectively. We also investigated some critical issues in device design such as the junction depth of the source extension region and the substrate doping concentration.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. DEVICE FABRICATION
Ⅲ. RESULTS AND DISCUSSIONS
Ⅳ. DESIGN CONSIDERATION OF THE I-MOS DEVICE
Ⅴ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
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