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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제42권 제11호
발행연도
2005.11
수록면
33 - 40 (8page)

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본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 62% 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz@2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 41-㎲가 소요되었다. Verilog-HDL로 설계된 코어는 0.25-㎛ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. FFT 알고리듬과 아키텍처

Ⅲ. FFT 코어 설계

Ⅳ. 설계 검증 및 성능 분석

Ⅴ. 결론

참고문헌

저자소개

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