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본 논문에서는 논리회로의 기준 시각을 설정하는 시스템 클럭의 측정 정밀도를 높이기 위한 기법을 제안한다. 제안된 기법은 비동기 Counter를 사용한 초기 동기/적산을 사용하였으며, 관측기간을 필요에 따라 설정할 수 있도록 설계하였다. 제안된 기법은 FPGA를 사용하여 구현되어 10MHz 클럭에 대해 실험되었으며, 프로세서 내재 Counter등의 여타 기법에 대해 우수한 측정 정밀도를 보여 주었다.

목차

요약

1. 서론

2. 기존 시스템의 구성

3. 주 클럭 Counter를 가진 시스템 구성

4. 주 클럭 Counter의 설계

5. 실험에 의한 일반적인 모델과 비동기 Counter의 모델의 비교

6. 결론

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