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이 논문의 연구 히스토리 (2)

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최소 면적 상에서 주어진 기능과 동작 시간 제약 조건을 만족하는 회로를 자동적으로 설계하는 성능 구동 자동 논리 설계 시스템인 SiLOS(Sogang Intelligent Logic Optimization System)를 개발하였다. 이 논문에서는 회로에서 fanout 제약 조건을 만족하지 못하는 게이트와 과부하로 인한 loading delay를 갖는 게이트에 대하여 재설계를 함으로써 칩으로 구현된 회로에서 발생할 수 있는 오동작 및 임계경로를 제거하기 위한 알고리즘을 제안하고 SiLOS에 추가된 알고리즘의 실험 결과를 보인다.

목차

요약

Ⅰ. 서론

Ⅱ. Fanout constrained Logic Synthesis

Ⅲ. 실험 및 결과

Ⅳ. 결론

참고 문헌

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