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Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1991년도 봄 학술발표논문집 제18권 제1호
발행연도
1991.4
수록면
395 - 398 (4page)

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본 논문에서는 VLSI 레이아웃설계에서 고전적 배선 알고리즘 내재하고 있는 병렬성을 효율적으로 이용하기 위한 하드웨어 배선 가속기의 아키택쳐를 설계한다. 이 배선기는 SIMD(Single instruction Stream Multple Data stream)형으로 N*N 1비트 PE(processing element) 어레이로 구성되며, 배선영역의 2차원 그리드 셀상에 매핑되어 병렬처리 배선을 행한다.
그리고 배선결과의 질과 그리드 셀의 병렬처리에서 PE가 통신겹침을 억제하고 배선 실행속도를 향상을 시킬 수 있는 병렬 배선 알고리즘을 제시한다.
배선 가속기 아키텍쳐는 C++ 언어로 모델링하고, 병렬처리를 위한 배선 알고리즘을 배선예에 적용한 실험결과를 보인다.

목차

요약

Ⅰ. 서론

Ⅱ. 어레이 Router 아키텍쳐

Ⅲ. 병렬 배선

Ⅳ. 실험결과

Ⅴ. 결론

참고문헌

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