SHSS-V : VHDL 상위 수준 합성 시스템 ( SHSS-V : High-Level Synthesis System for VHDL )

이해동 ,  전홍신 ,  황선영

대한전자공학회 학술대회

1991 .01

VHDL 합성 시스템을 위한 Modeling 에 관한 연구 ( A Study on Modeling for VHDL Synthesis System )

이연옥 ,  조중휘

대한전자공학회 학술대회

1989 .01

VHDL & Synthesis

김춘복

전자공학회지

1992 .01

VHDL 설계 환경 구축

이영희 ,  황선영

한국정보과학회 학술발표논문집

1990 .04

VHDL 설계 환경 구축을 위한 Front-end의 설계

이영희 ,  황선영

(구)정보과학회논문지

1991 .02

상위 레벨 합성을 위한 VHDL 중간 언어에 관한 연구 ( A Study on the VHDL Intermediate Format for High-Level Synthesis )

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

상위 레벨 합성을위한 VHDL 중간언어에 관한 연구

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

VHDL Modeling

조중휘

CAD기술특강

1991 .01

VHDL 환경 설계 및 구현 ( Design and Implementation of VHDL Environment )

김충석 ,  표창우 ,  원유헌

한국통신학회논문지

1992 .11

행위 단계 VHDL 합성 시스템을 위한 중간 언어의 설계 ( Design of Intermediate Format for Behavioral VHDL Synthesis System )

이봉선 ,  황선영

대한전자공학회 학술대회

1991 .11

VHDL 표현으로부터의 시간 지연 합성 ( Timing Synthesis from VHDL Description )

박상헌 ,  최기영

전자공학회논문지-A

1994 .06

행위 수준의 VHDL 설계 검증 방법

박승규 ,  김종현 ,  서영호 외 1명

대한전자공학회 학술대회

1999 .06

계층적 시뮬레이션과 합성을 위한 VHDL 중간 형태에 관한 연구 ( A Study on the Intermediate Form of VHDL for Hierarchical Simulation and Synthesis )

김헌철 ,  이영희 ,  황선영

대한전자공학회 학술대회

1992 .01

VHDL 행위 레벨 설계 검증 ( VHDL Behavioral-level Design Verification from Behavioral VHDL )

윤성욱 ,  김종현 ,  박승규 외 1명

대한전자공학회 학술대회

1998 .07

VHDL 행위 레벨 설계 검증

윤성욱 ,  김종현 ,  박승규 외 1명

대한전자공학회 학술대회

1998 .06

레지스터 전송 수준에서 VHDL 순서문 합성에 관한 연구 ( A Study on Synthesis of VHDL Sequential Statements at Register Transfer Level )

현민호 ,  황선영

전자공학회논문지-A

1994 .05

VHDL-to-C 사상을 위한 VHDL 컴파일러 전반부의 설계 ( A Design of VHDL Compiler Front-end for the VHDL-to-C Mapping )

공진흥 ,  고형일

한국통신학회논문지

1997 .12

VHDL Modeling 기초

김상철

대한전자공학회 단기강좌

1997 .01

VHDL의 기술동향

김상필 ,  남상우 ,  손진우

[ETRI] 전자통신동향분석

1989 .09

프로세스간 인터페이스의 상위수준 VHDL 모델링

이종태 ,  유철희 ,  김보관

대한전자공학회 학술대회

1995 .12