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Korean Institute of Information Scientists and Engineers 정보과학회논문지(A) 정보과학회논문지(A) 제25권 제4호
발행연도
1998.4
수록면
413 - 422 (10page)

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본 논문에서 제안하는 첫번째 구조인 ARCH-Ⅰ은 0.5 Ttck의 지연 결함을 검출할 수 있으며, 고정된 소규모의 하드웨어 추가를 필요로 한다. ARCH-Ⅰ에서의 시험 절차는 K구조에 비해 최소 2배 이상의 빠른 수행이 가능하다. 제안하는 두 번째 구조인 ARCH-Ⅱ는 1 Ttck의 지연 결함을 검출하면서 ARCH-Ⅰ에 비해 2배의 빠른 시험절차를 수행하며, 고정된 하드웨어 부담을 가진다. 제안된 구조와 시험절차는 대상회로에 대한 시뮬레이션을 통해 동작의 정확성과 효율성을 확인하였다.

목차

요약

Abstract

1. 서론

2. 지연시험과 경계면 스캔 구조

3. 지연시험 구조와 시험절차의 개발

4. 시뮬레이션 및 성능 평가

5. 결론

참고문헌

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