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논문 기본 정보

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저널정보
한국통신학회 한국통신학회논문지 한국통신학회논문지 제27권 1C호
발행연도
2002.1
수록면
96 - 102 (7page)

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전류 테스팅은 전류 테스팅은 CMOS 회로의 합선고장을 효과적으로 검출할 수 잇는 기법이다. 그러나 합선고장의 복잡도가 O(n²)이고, 또한 전류 테스트 방식이 전압 테스트 방식에 비해서 상대적으로 킨 테스트 시간이 필요하기 때문에 두 합선된 노드가 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 무해고장 검출기법이 필요하다. 이러한 무해고장은 보다 정확한 고장 검출율을 위해서 ATPG 툴을 이용하여 검출될 수 있어야 한다. 본 논문에서는 효율적인 전류 테스트를 위한 객체 기반의 무해고장 검출기법을 제안한다. ISCAS 벤치마크 회로에 대한 실험을 통해서 제안된 기법이 기존의 다른 방식보다 더 효과적임을 보여주었다.

목차

요약

ABSTRACT

Ⅰ.서론

Ⅱ.고장 모델과 무해고장 검출 기법

Ⅲ.제안된 무해고장 검출 기법

Ⅳ.모의 실험 결과

Ⅴ.결론

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