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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제40권 제12호
발행연도
2003.12
수록면
63 - 71 (9page)

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IDDQ 테스팅은 CMOS VLSI 회로의 품질 및 신뢰성 향상에 중요한 테스트 방식이다. 그러나 상대적으로 느린 IDDQ 테스트를 위해서는 고려한 고장 모델에서 발생 가능한 고장의 수를 감소하거나 가능한 적은 수의 테스트 패턴을 유지하는 게 필요하다. 본 논문에서는 IDDQ 테스팅에 자주 이용되는 트랜지스터 합선 고장 모델에서 발생 가능한 고장의 수를 효과적으로 감소시킬 수 있는 효율적인 등가 고장 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의 실험을 통하여 제안된 방식의 우수한 성능을 확인하였다.

목차

요 약

Abstract

Ⅰ. 서 론

Ⅱ. 고장 모델과 등가 고장 중첩 기법

Ⅲ. 제안된 등가 고장 중첩 알고리즘과 모의실험 검토

Ⅳ. 결 론

참 고 문 헌

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