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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2002.10
- 수록면
- 999 - 1,007 (9page)
이용수
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2002
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본 논문에서는 DSSS (Direct Sequence Spread Spectrum) 수신기에서 초기동기 탐색에 사용될수 있는 정합필터에 대해서 연구하였다 . 하드웨어기술언어 (HDL) 로 정합필터를 구현하기 위한 모델이 제시되었다 . 제안된 모델은 고속 처리를 위해 병렬처리와 파이프라인 구조를 기반으로 하는데 환형버퍼 , 곱셈기 , 덧셈기 , 코드참조표 등으로 구성되어 있다 . 제안된 모델에 대해 성능을 분석하였고 일반적인 DSP (Digital Signal Processor) 로 구현할 경우와 비교하였다. 제안된 모델을 FPGA (Field Programmable Gate Array) 상에 구현하였고 타이밍 시뮬레이션 결과를 통해서 동작을 검증하였다.
목차
요약
ABSTRACT
Ⅰ.서론
Ⅱ.초기동기 획득을 위한 정합필터의 구조 및 분석
Ⅲ.정합필터 방식 초기동기 탐색 하드웨어 모델
Ⅳ.성능분석 및 실험결과 고찰
Ⅴ.결론
참고문헌
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