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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제5호
발행연도
2004.5
수록면
51 - 60 (10page)

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반도체 기술의 발달로 회로의 집적도와 복잡도가 증가함에 따라 칩의 생산 과정에서 고장이 발생하는 빈도가 높아지게 되었다. 칩의 수율을 향상시키고, 생산 단가를 절감시키기 위해서 고장의 원인을 찾아내고 분석하는 과정은 매우중요하다. 그러나 고장의 원인을 분석하는 과정 중 고장의 위치를 찾아내는 데는 많은 시간이 소요된다. 게이프 수준에서의 고장 위치 진단은 물리적 수준에서의 고장 범위를 한정해 줌으로써 고장 위치를 찾는 데 소요되는 시간을 줄 일 수 있다는 데 의미를 갖는다. 본 논문에서는 새로운 방식의 고장 딕셔너리 방식과 추가적인 고장 시뮬레이션 방식을 혼합하여, 메모리의 소비를 최소화 하면서도 시뮬레이션 수행 시간을 단축시킴으로써 효과적으로 고장 진단을 수행할 수 있는 고장 진단 알고리듬을 제안한다.


목차

요약

Abstract

1. 서론

2. 기존연구

3. 제안하는 고장 딕셔너리와 고장 진단 알고리듬

4. 실험결과

5. 결론

참고문헌

저자소개

참고문헌 (13)

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[학술지(정기간행물)] - V. Boppana / 1994. / Fault Dictionary compaction by Output Sequence Removal google schola [학술지(정기간행물)] - A. W. John / 1989. / Failure Diagnosis of Structured VLSI : 49 ~ 60 google schola [학술지(정기간행물)] - I. Pomeranz / 1992. / On the Generation of Small Dictionaries for Fault Location : 272 ~ 279 google schola [학술지(정기간행물)] - I. Pomeranz / 1997. / On Dictionary-Based Fault Location in Digital Logic Circuits : 48 ~ 59 google schola [학술지(정기간행물)] - P. G. Ryan / 1998. / Dynamic Fault Dictionaries and Two-Stage Fault Isolation : 176 ~ 180 google schola

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