차세대 CMOS 소자의 래치업 전류 최소화를 위한 모의 모델 해석 ( An Analysis on the Simulation Model for Minimization of Latch-Up Current of Advanced CMOS Devices )

조소행 ,  강효영 ,  노병규 외 3명

대한전자공학회 학술대회

1998 .07

차세대 CMOS 소자의 래치업 전류 최소화를 위한 모의 모델 해석

조소행 ,  강효영 ,  노병규 외 3명

대한전자공학회 학술대회

1998 .06

Investigation of Latch-up Characteristics of High Energy Ion Implanted CMOS Well Structures

金鍾寬 ,  洪炯基 ,  成英權

전기학회논문지

1998 .07

CMOS Latch-up 현상의 실험적 해석 ( Experimental Analysis of CMOS Latch-up Phenomena )

고요환 ,  김충기 ,  경종민

대한전자공학회 학술대회

1985 .01

고에너지 이온 주입을 이용한 latch-up 면역에 관한 구조 연구

노병규 ,  안태준 ,  강희원 외 2명

대한전자공학회 학술대회

1998 .06

고에너지 이온 주입을 이용한 latch-up 면역에 관한 구조 연구 ( A Study on Latch-up Immune Structure by High Energy Ion Implantation )

노병규 ,  안태준 ,  강희원 외 2명

대한전자공학회 학술대회

1998 .07

CMOS Latch-Up 현상의 실험적 해석 및 그 방지책 ( Experimental Analysis and Suppression Method of CMOS Latch-Up Phenomena )

고요환 ,  김충기 ,  경종민

전자공학회지

1985 .09

Bulk CMOS 기술에서 latch-up 특성에 관한 연구 ( Latch-up Characteristics in Bulk CMOS Technologies )

유종선 ,  김보우 ,  이진효

대한전자공학회 학술대회

1985 .01

고에너지 이온주입에 의한 Triple-well과 Twin-well구조에서 래치업 예방을 위한 해석 ( An Analysis of Latch-up immunity on Triple-well and Twin-well architecture using a high energy ion implantation )

홍성표 ,  전현성 ,  김중연 외 3명

대한전자공학회 학술대회

1998 .07

고에너지 이온주입에 의한 Triple-well과 Twin-well구조에서 래치업 예방을 위한 해석

홍성표 ,  전현성 ,  김중연 외 3명

대한전자공학회 학술대회

1998 .06

CMOS의 Latch-Up 특성 개선을 위한 효과적인 Mask 설계 방법 ( Effective mask design for the improvement of latch-up characteristics in CMOS )

손종형 ,  정정화

한국통신학회논문지

1999 .10

1㎛ CMOS 소자의 대칭적인 문턱전압 결정을 위한 최적 이온주입 시뮬레이션

서용진 ,  최현식 ,  이철인 외 3명

대한전기학회 학술대회 논문집

1991 .11

N-well bulk CMOS 기술에서 layout에 따른 latch-up 특성

유종선 ,  김보우 ,  이진효

대한전자공학회 학술대회

1985 .06

1MeV 인 이온 주입시 RTA에 의한 미세결함 특성과 latch-up 면역에 관한 구조 연구

노병규 ,  윤석범

전기전자학회논문지

1998 .08

레이아우트 변화에 대한 CMOS의 래치업 특성 연구 ( A Study of COMS Latch-Up Layout Dependence )

손종형 ,  한백형

한국통신학회논문지

1992 .08

N-Well Bulk CMOS 기술에서 Layout에 따른 Latch-up 특성 ( Layout Characteristics of Latch-Up in N-Well Bulk CMOS Technologies )

유종선 ,  김보우 ,  이진효

대한전자공학회 학술대회

1985 .01

CAE를 적용한 2열 시트 래치 평가

주현승 ,  이경택 ,  고형규

한국자동차공학회 춘계학술대회

2011 .05

STI 기술을 채용한 CMOS well 구조에서의 Latch-up 특성 평가

김인수 ,  김창덕 ,  김종철 외 2명

대한전기학회 학술대회 논문집

1997 .11

정착시간 최소화 기법을 적용한 고속 CMOS A / D 변환기 설계 ( A High-Speed CMOS A / D Converter Using an Acquisition-Time Minimization Technique )

전병렬 ,  전영득 ,  이승훈

전자공학회논문지-C

1999 .05

Deep Submicron급 CMOS 디바이스에서 Triple Well 형성과 래치업 면역 향상에 관한 연구 ( A Study on Improvement Latch-up immunity and Triple Well formation in Deep Submicron CMOS devices )

홍성표 ,  전현성 ,  강효영 외 2명

전자공학회논문지-D

1998 .09