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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 박창근
- 발행연도
- 2023
- 저작권
- 숭실대학교 논문은 저작권에 의해 보호받습니다.
이용수1
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적층 구조에서 고출력 영역 전압 최적화를 이용한 5G NR용 Ka-Band CMOS 전력증폭기 조재헌 전자공학과 숭실대학교 대학원 본 연구에서는 고출력 영역에서의 전압 최적화를 이용하여 더 높은 전 력을 출력하는 전력 증폭기를 설계하였다. 더 높은 출력 전력을 위해 제 안하는 증폭기의 전력 증폭단에 Diode Linearizer를 적용하였고, 기존과 비교하였을때 다른 방식의 전압을 인가하였다. 구동 증폭단과 전력 증폭 단 모두에 중립화 커패시터를 적용하여 기생 커패시터에 의한 문제를 해 결하여 안정도와 이득을 높였다. 캐스코드 구조를 사용하여 CMOS 공정 의 단점인 낮은 항복전압 문제를 해결하고자 하였고, 차동 구조를 통해 관통 비아의 부재를 극복하였다. 설계된 전력 증폭기는 RF CMOS 65-nm 공정을 통해 제작되었다. 패드를 포함한 크기는 0.461mm2이고, 이들을 제외한 코어의 크기는 0.132mm2이다. 목표 주파수인 26GHz-30GHz내에서 S21은 18.56dB이상, GHz당 0.86dB이하의 이득 변 화를 가진다. 3-dB BW는 23.1GHz-31.0GHz인 7.9GHz로 나타났다. 주파 수 가변 대신호 성능의 경우 목표 주파수 대역내에서 P1dB는 17dBm이 상, P5dB는 19dBm이상 최대 PAE는 24.9%이상으로 나타났다. 모듈레이 션 측정 결과, 모든 측정은 EVM이 5.62%일때를 기준으로 하였으며, Bandwidth가 100, 200, 400MHz일 때 각각 10.46dBm, 10.16dBm, 8.02dBm의 출력 전력과 8.89%, 8.43%, 5.93% PAE의 가진다.
목차
제 1 장 서론 11.1 연구배경 · 11.1.1 빔포밍 기술과 배열 안테나 11.1.2 CMOS 공정의 장단점 31.1.3 전력 증폭기와 CMOS의 단점, 해결방안 31.2 논문 구성 4제 2 장 CMOS 전력 증폭기의 설계 52.1 전력 증폭기의 파라미터 · 52.1.1 S-Parameter 52.1.2 P1dB 62.1.3 PAE 82.1.4 K-Factor 82.2 CMOS의 단점 극복을 위한 구조 92.2.1 차동구조 92.2.2 직렬 연결 구조 · 112.3 공통 소스의 문제점과 중립화 커패시터 · 132.3.1 공통소스의 문제점 · 132.3.2 중립화 커패시터 13제 3 장 고출력 영역에서의 전압 최적화 173.1 다이오드 선형화기 173.1.1 다이오드 선형화기의 전류-전압 특성 · 173.1.2 다이오드 선형화기의 전류-전압 특성에 의한 효과 183.1.3 기존 방식과 비교한 다이오드 선형화기의 효과 203.2 고출력 영역 전압 최적화 213.2.1 기존 방식의 문제점 213.2.2 공통 게이트의 게이트 전압과 VDS_Peak의 관계 233.2.3 제안하는 고출력 영역 전압 최적화 · 253.2.4 기존 방식과의 성능 비교 · 27제 4 장 시뮬레이션 및 측정 결과 284.1 시뮬레이션 결과 · 294.1.1 VDS_Peak 294.1.2 S-parameter · 294.1.3 전력대비 이득과 PAE · 324.1.4 주파수 가변에 따른 대신호 성능 324.2 측정 결과 334.2.1 S-parameter · 354.2.2 전력대비 이득과 PAE · 384.2.3 주파수 가변에 따른 대신호 성능 394.2.4 모듈레이션 측정 40제 5 장 결론 44참고문헌 46부 록 49
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