지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 강진구
- 발행연도
- 2023
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수5
이 논문의 연구 히스토리 (2)
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
최근 첨단 운전자 보조 시스템(ADAS)와 같은 자동차 기술의 발전에 따라 많은 전자제어유닛(ECU)이 차량에 연결되고 있어, 차량에 요구되는 카메라와 디스플레이의 성능과 개수가 크게 증가하고 있다. 따라서 고속 데이터 전송의 필요성이 증가하나, 기존 차량용 네트워크로는 요구되는 고속 데이터 전송을 감당하는데 어려움이 있다.
이러한 문제를 해결하기 위해 차량용 MIPI A-PHY 인터페이스가 새로운 표준으로 제시되었다. 잡음이 많은 자동차 환경에서 데이터 전송을 보장하기 위해, A-PHY 인터페이스는 새로운 물리적 계층인 Retransmission (RTS) layer를 제시하였다.
본 논문에서는 RTS Layer를 포함하는 A-PHY 인터페이스의 세부 구조를 제안하고 설계한다. 제안하는 RTS layer는 MIPI A-PHY 표준의 RTS 사양을 만족하도록 설계되었으며, 시뮬레이션을 통해 검증하였다. RTS Layer를 포함하는 A-PHY 인터페이스는 2 대의 Xilinx KC705 FPGA 개발 보드에서 구현되었으며, RTS Layer의 동작은 영상 데이터를 모니터로 전송하여 검증하였다.
FPGA에서 설계된 RTS layer를 포함한 A-PHY 인터페이스는 3,924개의 Lookup Tables (LUTs), 2,019개의 레지스터, 132개의 블록 메모리를 사용하고, 최대 동작 속도는 200MHz이다. 추가로, A-PHY 인터페이스를 Synopsys SAED 32/28nm 공정을 사용하여 ASIC으로 구현한 결과, A-PHY 인터페이스에 사용된 Logic gate의 수는 25K이며, 면적은 0.40mm2, 최대 동작 속도는 200MHz이다.
이러한 문제를 해결하기 위해 차량용 MIPI A-PHY 인터페이스가 새로운 표준으로 제시되었다. 잡음이 많은 자동차 환경에서 데이터 전송을 보장하기 위해, A-PHY 인터페이스는 새로운 물리적 계층인 Retransmission (RTS) layer를 제시하였다.
본 논문에서는 RTS Layer를 포함하는 A-PHY 인터페이스의 세부 구조를 제안하고 설계한다. 제안하는 RTS layer는 MIPI A-PHY 표준의 RTS 사양을 만족하도록 설계되었으며, 시뮬레이션을 통해 검증하였다. RTS Layer를 포함하는 A-PHY 인터페이스는 2 대의 Xilinx KC705 FPGA 개발 보드에서 구현되었으며, RTS Layer의 동작은 영상 데이터를 모니터로 전송하여 검증하였다.
FPGA에서 설계된 RTS layer를 포함한 A-PHY 인터페이스는 3,924개의 Lookup Tables (LUTs), 2,019개의 레지스터, 132개의 블록 메모리를 사용하고, 최대 동작 속도는 200MHz이다. 추가로, A-PHY 인터페이스를 Synopsys SAED 32/28nm 공정을 사용하여 ASIC으로 구현한 결과, A-PHY 인터페이스에 사용된 Logic gate의 수는 25K이며, 면적은 0.40mm2, 최대 동작 속도는 200MHz이다.
목차
제 1 장 서론 1제 2 장 MIPI A-PHY 인터페이스 개요 32.1 A-PHY 인터페이스 정의 32.2 A-PHY 기어와 프로파일 (A-PHY Gears and Profiles) 52.3 A-PHY 계층 구조 62.4 A-PHY 데이터 형식, A-Packet 72.5 A-PHY의 8B10B PCS 82.5.1 바이트 스트림 컨트롤러 82.5.2 스크램블러/디스크램블러 112.5.3 8B10B 인코더/디코더 112.5.4 스타트업 132.6 A-PHY 재전송 요청 및 확인 응답 15제 3 장 제안하는 RTS 기능이 포함된 A-PHY 인터페이스 설계 163.1 RTS(Retransmission) 계층 블록 다이어그램 163.2 TX RTS 설계 173.2.1 Pacer 173.2.2 TX MC 핸들러 183.2.3 TX 버퍼 193.2.4 TX 스케줄러 203.2.5 딜레이 업데이터 203.2.6 CRC(Cyclic Redundancy Check) 업데이터 213.3 RX RTS 설계 233.3.1 패킷 검사기 233.3.2 RX MC 핸들러 233.2.3 RX 버퍼 263.2.4 RX 스케줄러 263.4 재전송 요청 관리기 263.5 PCS (Physical Coding Sublayer) 설계 283.5.1 바이트 스트림 컨트롤러 293.5.2 스크램블러/디스크램블러 293.5.3 8B10B 인코더/디코더 31제 4 장 설계 검증 및 성능 분석 324.1 검증 환경 324.1.1 영상 데이터 생성 및 송출 344.1.2 직렬/병렬 데이터 전송 374.1.3 UART를 통한 스타트업 제어 384.2 시뮬레이션 404.2.1 A-PHY 소스 시뮬레이션 404.2.2 A-PHY 싱크 시뮬레이션 434.2.3 재전송 및 응답 시뮬레이션 464.3 FPGA 구현 결과 504.4 ASIC 구현 결과 53제 5 장 결론 55참고문헌 57
최근 본 자료
댓글(0)
0