무선전력전송 수신부 IC용 고효율 저전압강하 레귤레이터 연구 :

한희재

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자료유형: 학위논문

저자정보: 한희재 (경희대학교, 경희대학교 대학원)

지도교수: 김창우

발행연도: 2023

저작권: 경희대학교 논문은 저작권에 의해 보호받습니다.

이용수4

이 논문의 연구 히스토리 (5)

2023

무선전력전송 수신부 IC용 고효율 저전압강하 레귤레이터 연구

한희재 전자공학과 2023.01 학위논문

2022

개선된 전압 변동률을 갖는 다중 루프 저전압강하 레귤레이터

한희재 , 김남윤 , 김창우 한국전자파학회논문지 2022.04 학술저널

개선된 부하 변동률을 갖는 다중 루프 저전압강하 레귤레이터 설계

한희재 , 김창우 한국통신학회 학술대회논문집 2022.02 학술대회자료

2021

전원공급 제거비 개선을 위한 귀환루프를 갖는 저전압강하 레귤레이터 연구

한희재 , 김창우 , 김영섭 한국통신학회 학술대회논문집 2021.06 학술대회자료

무선전력전송 수신부 IC 용 고효율 저전압강하 레귤레이터 설계

한희재 , 김창우 한국통신학회 학술대회논문집 2021.02 학술대회자료

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본 연구에서는 무선전력전송 수신부 IC에 적용 가능한 세 종류의 저전압강하(low drop-out: LDO) 레귤레이터 회로를 삼성 CMOS 공정을 사용하여 설계하고 제작되었다. Tri-input error amplifier로 구성된 LDO 레귤레이터는 삼중 귀환루프를 갖는다. 설계한 LDO IC의 Post-layout 시뮬레이션 결과는 1 V에서 1.5 V까지의 입력 전압에서 1 V의 출력 전압, 360 mV/V의 line regulation과 0Hz에서 1MHz까지의 주파수 범위에서 -35 dB의 전원공급 제거비(power supply rejection ratio: PSRR)를 보인다. 제작된 LDO IC 측정결과는 1.2 V에서 1.5 V까지의 입력 전압에서 1 V의 출력 전압, 215 mV/V의 line regulation, 125 mV/mA의 load regulation, 0 Hz에서 10 kHz까지의 주파수 범위에서 -10 dB의 PSRR을 보인다.
두개의 error amplifier를 갖는 사중 귀환루프 LDO 레귤레이터는 삼성 28-nm CMOS 공정을 사용하여 설계하고 제작되었다. Post-layout 시뮬레이션 결과는 1.3 V에서 2.1 V까지의 입력 전압에서 1.2 V의 출력 전압, 68.4 mV/V의 line regulation, 3 mV/mA의 load regulation, 0 Hz에서 100 MHz까지의 주파수 범위에서 -20 dB의 PSRR을 보인다.
공통 소스 PMOS를 갖는 사중 귀환루프 LDO 레귤레이터 또한 삼성 28-nm CMOS 공정을 사용하여 설계하고 제작되었다. 두개의 error amplifier들과 두 error amplifier 사이에 공통 소스 PMOS로 구성된 LDO 레귤레이터는 사중 귀환루프를 갖는다. Post-layout 시뮬레이션 결과는 1.3 V에서 1.8 V까지의 입력 전압에서 1.1 V의 출력 전압, 44.98 mV/V의 line regulation, 39.84 mV/mA의 load regulation, 0 Hz에서 1 MHz까지의 주파수 범위에서 -25 dB의 PSRR을 보인다. 측정결과는 161 mV/V의 line regulation, 23 mV/mA의 load regulation, 0 Hz에서 1 MHz까지의 주파수 범위에서 -15 dB의 PSRR을 보인다.

In this work, three kinds of low drop-out (LDO) regulator applicable to the wireless power transmission receiver ICs were designed and fabricated using the Samsung’s CMOS process. A LDO regulator with three feedback loops composed of a triple input error amplifier was designed and fabricated using the Samsung’s 65-nm CMOS process. The post-layout simulation results for the designed LDO IC show an output voltage of 1 V for the input voltage of 1 V to 1.5 V, a line regulation of 360 mV/V, and a power supply rejection ratio (PSRR) of -35 dB in a frequency range from 0 to 1 MHz. The measured results for the fabricated LDO IC show an output power voltage of 1 V for the input voltage from 1.2 to 1.5 V, a line regulation of 215 mV/mA, a load regulation of 125 mV/mA, and PSRR of -10 dB in a frequency range from 0 to 10 KHz.
A quad-feedback loop LDO regulator with two error amplifiers was designed and fabricated using the Samsung’s 25-nm CMOS process. The LDO regulator has four feedback loops composed of two error amplifiers. The post-layout simulation results show an output voltage of 1.2 V for the input voltage of 1.3 V to 2.1 V, a line regulation of 68.4 mV/mA, a load regulation of 3 mV/mA, and PSRR performance of -20 dB in a frequency range from 0 to 100 MHz.
A quad-feedback loop LDO regulator with a common-source (CS) PMOS was also designed and fabricated using the Samsung’s 28-nm CMOS process. The LDO regulator has four feedback loops composed of two error amplifiers and common-source PMOS between two error amplifiers. The post-layout simulation results show an output voltage of 1.1 V for the input voltage of 1.3 to 1.8 V, a line regulation of 44.98 mV/V, a load regulation of 39.84 mV/mA, and PSRR performance of -25 dB in a frequency range from 0 to 1 MHz. The measured results show a line regulation of 161 mV/V, a load regulation of 23 mV/mA, and PSRR performance of -15 dB in a frequency range from 0 to 1 MHz.

Ⅰ. 서론 1
Ⅱ. 삼중 귀환루프를 갖는 LDO 레귤레이터 3
1. 삼중 귀환루프 LDO 레귤레이터 기본 원리
2. 삼중 귀환루프 LDO 레귤레이터 회로 설계
3. 삼중 귀환루프 LDO 레귤레이터 시뮬레이션 및 측정 결과
Ⅲ. 사중 귀환루프를 갖는 LDO 레귤레이터 14
1. 사중 귀환루프 LDO 레귤레이터 기본 원리
2. 사중 귀환루프 LDO 레귤레이터 회로 설계
3. 사중 귀환루프 LDO 레귤레이터 시뮬레이션 결과
Ⅳ. CS PMOS를 갖는 사중 귀환루프 LDO 레귤레이터 21
1. CS PMOS 사중 귀환루프 LDO 레귤레이터 기본 원리
2. CS PMOS 사중 귀환루프 LDO 레귤레이터 구조 설계
3. CS PMOS 사중 귀환루프 LDO 레귤레이터 시뮬레이션 및 측정 결과
Ⅴ. 결론 33
Abstract 36

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