이중 데이터 감지 기법을 적용한 초저전력 플립플롭의 설계 :Design of Ultra-Low Power Flip-Flop using Dual Change-Sensing Scheme

박준영

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자료유형: 학위논문

저자정보: 박준영 (동국대학교, 동국대학교 대학원)

지도교수: 김수연

발행연도: 2021

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이용수9

이 논문의 연구 히스토리 (2)

2021

이중 데이터 감지 기법을 적용한 초저전력 플립플롭의 설계

박준영 반도체과학과 2021.01 학위논문

2020

듀얼 데이터 감지 기법을 이용한 초 저전력 플립플롭의 설계

박준영 , 진민현 , 이소연 외 2명 대한전자공학회 학술대회 2020.08 학술대회자료

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This paper presents a ultra-low-power flip-flop (FF) that minimizes the
transition of internal nodes by using a dual change-sensing method. The
proposed dual change-sensing FF (DCSFF) shows the lowest dynamic
power consumption among conventional FFs when there is no data
transition. According to the simulation results using 65nm CMOS process,
we observed that up to 98% and 32% of power consumption were reduced
when the data activity is close to 0% and 100%, respectively, compared to
conventional transmission gate FF(TGFF). Also, compared to change-sensing
FF(CSFF), power consumption is more than 30% lower in the range of 20%
to 100% of data activity.

#Flip Flop #Low power

제1장 서 론 1
제2장 Flip Flop 개요 4
제1절 저전력 설계의 필요성 4
제2절 기억소자(Storage Element) 5
1. 정적 동작과 동적 동작 5
2. D-Latch 7
3. Master-Slave Flip Flop 9
제3절 Flip Flop의 Timing parameter 10
1. Setup time & Hold time 11
2. C-Q delay 14
제4절 CMOS 논리 회로의 전력 소모 15
1. 동적 전력 소모 15
2. 단락 회로 전류 17
3. 정적 누설 전류 19
4. Flip Flop의 전력 소모 20
제3장 제안하는 Flip Flop 설계 22
제1절 기존의 Flip Flops 22
1. Transmission Gate Flip Flop 22
2. True Single Phase Clock Flip Flop 24
3. Adaptive-Coupling Flip Flop 26
4. Static Single-Phase Contention-Free Flip Flop 28
5. Change Sensing Flip Flop 30
제2절 제안하는 DCSFF의 설계 33
1. Dual Change Sensing Flip Flop 33
2. Dual Change Sensing 1 35
3. Dual Change Sensing 2 36
제3절 DCSFF의 전력 소모 감소 기법 38
1. Redundant Transition 38
2. Short Circuit Current 40
3. Race Condition Solution 41
제4장 On-Chip Testing Circuits 43
제1절 Setup & Hold Time 측정 블록 43
1. Self Calibration Circuit 45
2. Fine delay line 47
3. Analog control delay line 48
4. DUT checker 51
제2절 C-Q delay 측정 블록 52
제3절 Power Consumption 측정 블록 54
제4절 Simulation 결과 55
제5장 Layout 및 측정 결과 57
제1절 Layout의 목적 및 고려사항 57
제2절 Device Under Test(DUT) Layout 58
제3절 Setup & Hold Time 측정 블록 Layout 60
제4절 전체 chip layout 61
제5절 Measurement 63
1. 측정 환경 63
2. Test Board 64
3. Measured result 65
제6장 결 론 68
참 고 문 헌 70
ABSTRACT 72

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