Power를 공급하는 PMIC는 각종 전자기기의 전원을 효율적이고 안정적으로 전원 공급을 위해 입력 전원을 제어하거나 변환하는 IC로써 모터드라이버 IC, 스마트폰, 오토모티브 등의 전자 또는 정보기기에서 공급되는 입력전원을 받아 기기에서 요구하는 안정적인 전원으로 변환하여 공급해주는 칩이다. PMIC 칩의 제어기에는 전원의 변환, power sequence 제어 등의 기능을 위한 코드가 필요하고, 코드를 저장할 수 있는 비휘발성 메모리를 요구한다. PMIC 칩의 내부에 사용되는 NVM(Non-Volatile Memory)는 면적이 작고 공정비용이 작을수록 유리하다. 그래서 제어 명령을 저장하는 NVM 메모리 중 쓰기 동작을 전기적으로 수행하며, 공정이 단순한 MTP(Multi-Time Programmable) 메모리가 많이 사용된다. 그리고 스마트폰, 오토모티브에 사용되는 PMIC 칩에 사용되는 MTP 메모리는 지우기와 프로그램 동작을 100번 이하로 하는 낮은 endurance를 가진 FTP(Few-Time Programmable) IP가 요구된다.
PMIC용 FTP 메모리 IP는 읽기 모드에서 1.8V ~ 5.5V의 넓은 전압 범위를 갖도록 하기 위해 파워-업 시 1.8V정도의 외부 공급 전압에서 밴드갭 기준전압 발생기회로를 포함한 설계를 요구한다. 또한 PMIC 칩의 아날로그 트리밍에 사용되는 FTP 메모리 IP의 경우 초기값이 확실하지 않아 power-on 시 초기 아날로그 트리밍의 값이 어떤 값을 트리밍하는지 모르기 때문에 신뢰성에 문제가 생긴다. 그래서 아날로그 트리밍의 신뢰성을 위해 FTP 메모리의 IP의 초기값을 정해주는 설계가 요구된다.
MTP 셀의 경우 9V이상의 전압을 이용한 쓰기 동작을 수행할 경우 5V 소자의 breakdown이 일어나지 않기 위해 HV(High-voltage) MOS 트랜지스터, LDMOS 트랜지스터 등의 추가 마스크 레이어가 필요한 트랜지스터 등이 사용될 경우 추가공정이 필요하기 때문에 공정비용이 증가하는 문제가 발생한다.
본 논문에서는 FTP 셀의 경우 쓰기 방식으로 FN 터널링 방식을 VPP(=7.5V), VNN(-7.5V)의 dual power를 이용하여 프로그램과 지우기 동작을 수행하여 5V MOS 트랜지스터만을 사용하여 메모리 설계가 가능하게 하여 64-bit FTP IP를 설계하였다. 또한 기존의 0.18㎛의 MTP 셀의 게이트 산화막 두께가 82Å이어서 tunnel oxide 마스크 layer가 추가되었는데 본 설계에서 사용된 FTP 셀은 5V MOS 트랜지스터의 게이트 산화막 두께인 125Å을 그대로 사용하여 Tunnel Oxide 마스크 Layer를 사용하지 않았다. FN 터널링 방식으로 쓰기 동작을 수행하게 되면 NMOS 트랜지스터의 바디인 P-Well에 전압이 바이어스 되기 때문에 DNW Layer가 추가되어야한다. 하지만 설계에 사용된 매그나칩 0.13㎛ BCD 공정기반에서는 DNW layer가 HDNW layer로 mask tooling이 가능하기 때문에 zero layer설계가 가능하였다. 그리고 PMIC용 FTP 설계관점에서 designer 영역과 user 영역을 나누는 dual memory 구조가 아닌 PMIC의 아날로그 트리밍을 위한 single memory 구조로 설계하였다. Designer를 위한 single memory는 1.8V정도의 공급전압에서 64-bit 데이터의 읽기동작을 수행하도록 BGR(Bandgap Reference Voltage) 발생회로의 start-up회로가 1.8V ~ 5.5V의 넓은 전압범위에서 동작하도록 설계하였다. 그리고 FTP memory IP는 아날로그 트리밍의 신뢰성을 위해서 FTP 메모리 IP의 읽기동작을 수행하기 전 data를 reset 시키는 data reset 기능이 있는 BL sense amplifier회로를 설계하였다. 한편 매그나칩반도체 0.13㎛ BCD 공정기반 설계된 64bit FTP IP의 Layout Size는 485.21㎛ X 440.665㎛ (=0.214㎟)이다.

A PMIC chip used in smart phones, automotive, and motor driver ICs
is used inside the PMIC chip to store codes for performing functions
such as power conversion and analog trimming. The MTP memory IP
uses a low-capacity FTP (Few-Time Programmable) memory IP with
an endurance of about 100 times, rather than that of 1,000 times for the
analog trimming of the PMIC chip.
On the other hand, the FTP memory embedded in the PMIC chip used
for analog trimming can include a bandgap reference generator circuit at
an external supply voltage of about 1.8V, so analog trimming can have
a wide voltage drive range of 1.8V to 5.5V. And if the initial value of
the memory is not set, when analog trimming value at the time of
power-on, the reliability of the PMIC chip becomes problematic.
For the FTP cell, the 5V device can not be used when the program
voltage is 18.5V and the erase voltage is 15V in the conventional 0.35μ
m BCD process design. HV devices requiring additional processes such
as HV transistors and LDMOS must be used, which raises the problem
of increased process costs.
In this paper, a zero layer FTP IP without additional mask layer is
designed using FTP cells provided by MagnaChip Semiconductor. In the
MagnaChip 0.13μm BCD process, the DNW mask layer is merged by
the HDNW (High-Voltage Deep N-Well) mask layer instead of the
additional mask, thereby reducing the number of masks. And the tunnel
oxide thickness of the conventional MTP cell is designed to be a tunnel
oxide thickness of the 5V device of 82A to 125A. So there is no
additional mask.
Writing is performed using FN (Fowler-Nordheim) tunneling using dual
program voltage VPP (=7.5V) and VNN (=-7.5V). By using dual
program voltage, it is possible to design using only 5V devices, so the
design of FTP memory IP is possible without using high-voltage
devices, so no additional process is not required. From the point of view
of FTP design for PMIC, it is designed as a single memory structure
for analog trimming of PMIC, not a dual memory structure that divides
designer area and user area. The single memory for the designer is
designed so that the start-up circuit of the BGR (Bandgap Reference
Voltage) generator circuit operates in a wide voltage range of 1.8V to
5.5V to perform 64-bit data read operation at a supply voltage of about
1.8V. Also, for the reliability of the analog trimming, the FTP memory
IP designed the BL sense amplifier circuit which has the data reset
function to reset the data before performing the read operation of the
FTP memory IP when the memory IP is powered on. Thus, the
reliability of the analog trimming is improved. In order to enable the
read operation including the bandgap reference voltage generator even at
the VDD voltage of 1.8V, the circuit is designed so that the start-up
circuit of the bandgap reference voltage generator can operate normally
even at a low voltage of 1.8V, and also at a wide operating voltage
range of 1.8 to 5.5V.
Simulation results of 64-bit FTP shows that it works normally in
erase, program, read, erase check read and program read verify mode.
The layout size of the 64-bit FTP IP designed using the MagnaChip
0.13μm BCD process is 485.21μm × 440.665μm (=0.214㎟).