ps단위 위상지연을 이용한 시추공 레이다 수신기용 고속 샘플러 설계에 관한 연구 :A Study on High-speed sampler design for borehole radar

유영재

추천

검색

자료유형: 학위논문

저자정보: 유영재 (한국산업기술대학교, 한국산업기술대학교 지식기반기술·에너지대학원)

지도교수: 오재곤

발행연도: 2019

저작권: 한국산업기술대학교 논문은 저작권에 의해 보호받습니다.

이용수4

이 논문의 연구 히스토리 (2)

2019

ps단위 위상지연을 이용한 시추공 레이다 수신기용 고속 샘플러 설계에 관한 연구

유영재 2019.01 학위논문

2018

위상이 다른 4개의 클럭을 이용한 시추공 레이다 수신기용 ETS 샘플러 설계

유영재 , 오재곤 한국산학기술학회 논문지 2018.01 학술저널

이 논문의 후속연구가 궁금하신가요?
연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
이 논문의 연구 히스토리 확인하기

초록· 키워드

오류제보하기

GPR은 전자파를 사용하여 육안으로 직접 확인이 어려운 지하 구조나 지질에 대한 영상을 얻을 수 있어 최근 많은 분야에 적용되고 있다. GPR 수신기는 GPR 송신기로부터 연속적으로 방사된 임펄스 형태의 전자파가 탐사대상에 반사되거나 산란되어 돌아오는 신호를 수신하는 장치로, 여기에는 고속 샘플링 기술이 필수적이다.
일반적으로 고속 샘플링 회로의 구현을 위하여 GHz의 ADC를 사용하지만 이 경우, 그 구조가 복잡하고 가격이 고가여서 상용 GPR 수신기에 적용하기 어렵다. 이에 따라 상대적으로 속도는 느리지만 저가의 ADC를 사용하여 GHz대의 샘플링과 동등한 결과를 얻을 수 있는 ETS 기술을 GPR 수신기용으로 사용한다.
ETS는 신호 입력마다 기준 신호로부터 일정한 지연을 갖는 시간에서 데이터를 획득하는 방식으로, GHz대의 샘플링을 위해서는 ps 단위의 미세하고 일정한 지연을 갖도록 설계하는 것이 중요하다. 기존 연구에서 지연 발생기를 이용하여 ADC, 지연발생기, FPGA의 3칩 구조로 1ns 단위 해상도의 1GSPS급 ETS 샘플러를 구현하였다. 본 연구에서는 기존 구조를 단순화하고 지연 발생기 사용에 따른 샘플러의 동작 속도를 개선하기 위해 FPGA 내부의 클럭 관리 기능인 DCM을 사용하여 샘플링 클럭을 지연하는 방법을 제안하였다.
DCM을 이용하여 ETS 샘플링 클록을 지연하는 경우 하나의 DCM이 지연할 수 있는 클록의 범위가 제한된다. 따라서 일정 구간의 수신신호를 샘플링하기 위해서는 다수의 DCM을 직렬로 연결하여 샘플링 클럭의 한 주기를 만족하는 각각의 구간을 설정하여 지연을 수행하게 된다. 그러나 이와 같은 방법으로는 각단의 DCM에 할당된 지연범위 구간에서 중복되는 구간이 발생하여 샘플링 데이터 순서에 맞지 않는 구간이 발생하게 된다. 이를 방지하기 위해서는 샘플러 구현 후에 데이터 순서를 맞추는 보정작업이 필요하다. 이런 보정작업을 위해서는 보정을 위한 회로 로직과 보정값을 저장하기 위한 메모리가 필요하다. 이는 회로의 복잡성과 하드웨어 추가로 인한 비용이 발생하게 되며, 제작된 샘플러별로 보정작업이 요구된다. 따라서 본 연구에서는 하나의 클럭 소스에 대해 각 90°씩 위상 차이를 가지는 4개의 클럭을 이용한 방법을 제시하였다. 즉 샘플링 클럭의 한 주기를 0°, 90°, 180°, 270° 위상 차이 클럭으로 각 1/4구간씩 담당하도록 하였다. 제안한 방법은 다수의 DCM을 사용하는 방법과 달리 클록이 중복되는 구간이 발생하지 않으므로 구현 후 별도의 보정 작업이 요구되지 않는다. 또한, 목표 샘플링 범위를 만족하기 위해서 여러 개의 DCM을 사용하는 기존 방식에 비하여 하나의 DCM을 사용함으로써 시스템의 구조를 단순화 할 수 있었으며, FPGA 내부에서 사용 가능한 개수가 제한된 DCM을 최소화하여 사용함으로써 크기가 작은 FPGA 패키지의 사용이 가능하였다.
또한 제안하는 방법은 기존의 지연 발생기를 이용하는 방법보다 설정한 구간 내에서 데이터를 획득하는 시간이 1/23로 단축되었다. 이렇게 단축된 샘플링 시간으로 인해 64회의 추가 누적이 가능해져 지하 터널 탐사를 위한 시추공 레이다 수신기에 적용하여 기존의 샘플링 방식에 비해 수신신호 품질이 개선되는 효과를 확인할 수 있었다.

GPR is applied to many fields in recent years because it can acquire images of underground structures and lipids difficult to be visually confirmed by using electromagnetic waves. A GPR receiver is a device that receives electromagnetic waves of an impulse type continuously radiated from a GPR transmitter to receive a signal that is reflected or scattered back to the object to be surveyed. Here, a high-speed sampling technique is essential.
In general, the GHz ADC is used for the implementation of the high-speed sampling circuit, but in this case, the structure is complicated and the price is too high to be applied to a commercial GPR receiver. As a result, ETS technology is used for GPR receivers, which is comparatively slow but achieves equivalent results with GHz band sampling using low-cost ADCs. ETS is a system that acquires data from a reference signal at a time with a constant delay for each signal input, for sampling in the GHz band. It is important to design the unit to have a fine and constant delay in units of ps. In the previous study, I implemented a GSPS ETS sampler with a 1 ns resolution with a 3-chip structure of ADC, delay generator, and FPGA.
In this study, I proposed a method to delay the sampling clock by using DCM, which is a clock management function in Xilinx FPGA, to simplify the existing structure and improve the operation speed of the sampler according to the use of the delay generator. Delaying the ETS sampling clock using the DCM limits the range of clocks that one DCM can delay. Accordingly, in order to sample the reception signal of a predetermined interval, a plurality of DCMs are serially connected to set each interval that satisfies one sampling clock cycle to perform the delay.
However, in such a method, an overlapping interval occurs in the delay range allocated to each DCM, resulting in an interval that does not match the order of the sampling data. To prevent this problem, it is needed to calibrate the data sequence after the sampler is implemented. And these corrections require circuit logic for calibration and memory to store calibration values. This results in circuit complexity and additional hardware cost, and requires calibration work for each assembled sampler.
Therefore, in this study, I propose a method using four clocks with phase difference of 90 ° for one clock source. One cycle of the sampling clock is divided into 0 °, 90 °, 180 ° and 270 ° phase difference clocks. The proposed method does not require overlapping clocks, unlike the method using multiple DCMs. In addition, in order to satisfy the target sampling range, the structure of the system can be simplified by using one DCM as compared with the conventional method using several DCMs. By using the limited number of DCMs available in the FPGA, the use of a small FPGA package was possible.
Also, the proposed method reduces the time required to acquire the data within the set interval to 1/23 compared to the conventional method using the delay generator. Because of this shortened sampling time, it is possible to accumulate 64 more times, and it can be confirmed that the received signal quality is improved compared to the conventional sampling method by applying it to a borehole radar receiver for underground tunnel survey.

표 목차 ⅳ
그림 목차 ⅴ
국 문 요 약 ⅷ
제1장 서 론 1
제2장 지하탐사 레이다 시스템 5
2.1 지하탐사 레이다 시스템의 원리 5
2.2 지하탐사 레이다 시스템의 구조 8
2.3 지하탐사 레이다 시스템의 종류 9
2.4 지하탐사 레이다 시스템의 적용 분야 14
제3장 GPR 시스템과 고속 샘플러 16
3.1 RTS 및 ETS 샘플링 개요 16
3.2 GPR 시스템 수신기를 위한 고속 샘플러 성능 요건 21
3.3 ETS 샘플링 클록의 위상 지연 방법 24
3.3.1 지연발생기를 이용한 클럭 지연 24
3.3.2 FPGA 내부 클록매니지먼트 기능을 이용한 클럭 지연 27
3.3.2.1 DCM 원리 및 구조와 사용방법 27
3.3.2.2 여러 개의 DCM을 사용한 구조 31
3.3.2.3 하나의 DCM을 사용한 구조 38
제4장 ETS 샘플러의 설계 및 구현 39
4.1 ETS 샘플러 목표 성능 39
4.2 ETS 운용 시나리오 41
4.3 ETS 샘플러 구조 44
4.3.1 ETS 샘플러 구조 44
4.3.2 주 클럭 생성부 46
4.3.3 직렬통신 수신부 46
4.3.4 명령어 해석부 46
4.3.5 제어정보 저장부 46
4.3.6 동기신호 생성부 46
4.3.7 시스템 클럭 위상 이동 및 샘플링 클럭 출력부 47
4.3.8 위상 이동 제어부 48
4.3.9 ADC 제어부 49
4.3.10 데이터 누적부 50
4.3.11 샘플링 데이터 출력부 51
4.3.12 직렬통신 송신부 52
4.4 설계 시스템의 시뮬레이션 결과 53
4.4.1 동기신호 생성기 53
4.4.2 시스템 클럭의 위상별 출력 54
4.4.3 위상지연 제어기 54
4.4.4 ADC 제어기 56
4.4.5 데이터 누적기 57
4.4.6 샘플링 데이터 전송 준비부 59
4.4.7 직렬 송신 제어부 60
4.5 시스템 합성 결과 61
제5장 ETS 샘플러의 적용 및 결과 62
5.1 기존 샘플러와의 성능 비교 62
5.1.1 ETS 클럭 지연 특성 측정 64
5.1.2 ETS 샘플링 정확도 측정 65
5.1.3 샘플링 범위 내 균일성 측정 67
5.2 시추공 레이다 장비 적용 결과 69
5.3 ETS 샘플러 적용 결과 비교 74
제6장 결 론 81
참 고 문 헌 82
ABSTRACT 85

최근 본 자료

전체보기

구분	그룹	데이터 항목
AI 학습용 데이터	원문	원문 PDF 파일
AI 학습용 데이터	원문 + 메타 (기본/상세)	원문 PDF 파일 및 서지정보 CSV
대량 구매용 데이터	B2B 구독 방식	특정 자료 한정으로 원문 접근 권한 부여
대량 구매용 데이터	URL 전달 방식	바로 PDF 뷰어를 열람할 수 있는 URL 제공

구분	그룹	데이터 항목
AI 학습용 데이터	기본 메타	발행기관명, 간행물명, 권호명, 권(vol), 호(issue), 통권, 발행연도, 발행월, 논문명, 저자명, 시작페이지, 종료페이지, 전체페이지, 상세페이지URL
상세 메타 데이터	발행기관 메타	발행기관 이명, 영문명, 창립연도, 홈페이지URL, 발행기관 소개
	간행물 메타	부제목, 간행물 유형, ISSN, ISBN, 최초발행연도, 폐간연도, 간행빈도, 발행주기, 등재사항, 이용수, 피인용수, 권호수, 논문수, 표지이미지
	논문 메타	작성 언어, 부제목, 대등제목, 목차, 키워드, 초록, 이미지, 참고문헌, 이용수, 피인용수, 논문활용도, DBpia통합주제분류, KDC분류, DDC분류, 한국연구재단분류, UCI, DOI
	저자 메타	소속기관, 소속부서, 직급, 연구분야, 연구키워드, 이용수, 피인용수, 저자 논문활용도

구분	그룹	데이터 항목
※ 결합형/맞춤형 메타 데이터는 신청 내용에 따라 다양하게 제공 가능
이용순위 정보	주제분야별 많이 이용된 논문	“인문학”에서 많이 이용된 논문 TOP100
	이용기관별 많이 이용된 논문	“중고등학교”에서 많이 이용된 논문 TOP100
	세부기관별 많이 이용된 논문	“서울대학교”에서 많이 이용된 논문 TOP100
	키워드별 많이 이용된 논문	“Chat GPT”에서 많이 이용된 논문 TOP100
키워드 정보	많이 이용된 키워드	특정기간/분야/저널 내 많이 이용된 키워드
	많이 발행된 키워드	특정기간/분야/저널 내 많이 발행된 키워드
	많이 검색된 키워드	특정기간/분야/저널 내 많이 검색된 키워드
	연구 트렌드 키워드	특정 키워드 연관 연구동향 분석 데이터 키워드

논문 기본 정보

이 논문의 연구 히스토리 (2)

초록· 키워드

목차

최근 본 자료

댓글(0)