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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 윤광섭
- 발행연도
- 2019
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수6
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제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.
목차
목 차요 약 ⅰAbstract ⅱ목 차 ⅲ그 림 목 차 ⅴ표 목 차 ⅷ제 1 장 서 론 1제 2 장 델타-시그마 변조기 개요 32.1 델타-시그마 변조기의 기본 특징 32.1.1 양자화 잡음 32.1.2 오버샘플링 52.1.3 노이즈쉐이핑 62.2 델타-시그마 변조기에 대한 연구 현황 8제 3 장 제안하는 전력 절감용 단 재구성 연산증폭기를 사용한 4차 델타-시그마 변조기 설계 173.1 재사용 구조 4차 델타-시그마 변조기의 구조 183.2 제안하는 델타-시그마 변조기의 동작 모델 193.3 제안하는 전력 절감용 단 재구성 연산증폭기 회로 설계 233.4 사용하는 공통 모드 피드백 회로(CMFB) 323.5 래치 비교기 회로 설계 363.6 클럭 발생기 회로 설계 393.7 전력 절감용 단 재구성 연산증폭기를 사용한 4차 델타-시그마변조기 설계 45제 4 장 실험 결과 및 고찰 484.1 제안한 4차 델타-시그마 변조기의 모의실험 결과 484.1.1 선 모의실험 484.1.2 후 모의실험 494.2 제작된 칩의 측정 결과 51제 5 장 결론 및 고찰 60참고문헌 61
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