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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 김진태
- 발행연도
- 2018
- 저작권
- 건국대학교 논문은 저작권에 의해 보호받습니다.
이용수2
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본 논문에서는 기존의 디지털 방식이 아닌 아날로그 도메인에서 합성곱 연산을 수행하며 저해상도, 저전력, 고효율의 특성을 갖는 신경망 연산기에 대한 연구를 소개한다. 제안하는 연산기는 적분기(integrator) 구조의 곱셈 디지털-아날로그 변환기(multiplying DAC, MDAC)와 축차비교 아날로그-디지털 변환기(Successive-Approximation ADC, SAR ADC)로 구성되어 있다. 동작할 때 곱셈연산을 하는 동시에 덧셈연산이 이루어지며, opamp 출력단에 전하 형태로 적분하여 덧셈연산을 하므로 디지털 연산에 비해 메모리 접근 빈도가 낮은 장점을 갖고 있다. 65nm CMOS공정을 이용하여 MDAC과 ADC로 구성된 디지털-입력, 디지털-출력 연산기를 두가지 버전으로 설계하였다. 트랜지스터-레벨 시뮬레이션 결과 첫번째 버전은 33.3MHz의 속도로 30.11uW의 전력을 소모하였고, 이는 2.21TOPS/W의 연산효율과 같다. 두번째 버전은 166MHz의 속도로 95.74uW의 전력을 소모하였고, 이는 3.47TOPS/W의 연산효율과 같다. 두가지 버전 모두 기존의 디지털 방식의 합성곱 연산기보다 개선된 전력 효율을 나타내었다.
목차
제1장 서론 1제1절 연구 배경 11. 기술 동향 12. 설계 동기 2제2장 인공신경망 연산기 4제1절 전체 연산구조 4제2절 Multiplying DAC 6제3절 ADC 71. SAR ADC 구조 72. ReLU 비선형 연산 구현 8제3장 증폭기 설계 11제1절 인버터 기반 증폭기 11제2절 링(ring) 증폭기 131. 커패시터를 이용한 skew 발생 기법 132. 문턱전압을 이용한 skew 발생 기법 15제4장 시뮬레이션 결과 18제1절 트랜지스터 레벨 시뮬레이션 181. 인버터 기반 증폭기를 사용한 연산기 182. 링(ring) 증폭기를 사용한 연산기 21제2절 성능 비교 23제5장 결론 26참고문헌 27부록 30국문초록 33
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