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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 尹鍾浩
- 발행연도
- 2018
- 저작권
- 한국항공대학교 논문은 저작권에 의해 보호받습니다.
이용수3
이 논문의 연구 히스토리 (2)
2019
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최근 차량, 항공, 우주, 군사 산업 등 정밀한 시간 기준이 제공되어야 하는 산업에서 분산된 계측장치에 대한 시간동기 프로토콜을 적용하여 장치간 시간을 동기화하고 있다.
IEEE 1588 규격의 시간동기 시스템에서 슬레이브는 마스터로부터 2초(또는 1/8초, 또는 1초)마다 주기적으로 메시지를 전송받아 시간동기화를 수행한다. 수행 도중 시스템 클럭과 PTP 클럭 간의 정합을 위해 PTP 모듈 내부에 별도의 보정 시스템을 내장해야 할 필요가 있다. 그러나 기존 시스템은 시스템 클럭에 의해 계산된 Increment 레지스터 값을 소수를 반올림해서 정수로 바꿨기 때문에 Carry 값이 출력 되었을 때 두 번째 Accumulator에 남은 값이 지속적으로 바뀌게 되고 클럭 주파수 보정을 위하여 ADDEND 값을 변경함에도 불구하고 시간오차가 발생하게 되는 문제점이 있다.
본 논문에서는 이러한 문제점을 검증하기 위하여 Cyclone V SoC 하드웨어 플랫폼 기반의 IEEE1588 시간동기 시스템을 설계 및 구현하였다. 또한 향상된 오차보정 기능을 위해 주파수 보정 클럭 내부의 구조를 변경하여 Increment 레지스터 및 Addend 레지스터 값을 소수가 아닌 정수가 나오게 함으로써 Second 레지스터로 트리거 신호가 출력 되었을 때 Accumulator의 남은 값이 없게 설계하였다. 이러한 방식은 서브 나노초를 나노초로 변환시 오차를 제거함으로써 시간동기 시스템에서 마스터와 슬레이브 간의 시간오차(offset)가 발생하지 않도록 한다.
제안된 주파수 보정 모듈의 성능을 MATLAB을 이용하여 분석하였고 기존 주파수 보정 모듈과 비교하여 기존의 방법보다 우수함을 검증하였다.
IEEE 1588 규격의 시간동기 시스템에서 슬레이브는 마스터로부터 2초(또는 1/8초, 또는 1초)마다 주기적으로 메시지를 전송받아 시간동기화를 수행한다. 수행 도중 시스템 클럭과 PTP 클럭 간의 정합을 위해 PTP 모듈 내부에 별도의 보정 시스템을 내장해야 할 필요가 있다. 그러나 기존 시스템은 시스템 클럭에 의해 계산된 Increment 레지스터 값을 소수를 반올림해서 정수로 바꿨기 때문에 Carry 값이 출력 되었을 때 두 번째 Accumulator에 남은 값이 지속적으로 바뀌게 되고 클럭 주파수 보정을 위하여 ADDEND 값을 변경함에도 불구하고 시간오차가 발생하게 되는 문제점이 있다.
본 논문에서는 이러한 문제점을 검증하기 위하여 Cyclone V SoC 하드웨어 플랫폼 기반의 IEEE1588 시간동기 시스템을 설계 및 구현하였다. 또한 향상된 오차보정 기능을 위해 주파수 보정 클럭 내부의 구조를 변경하여 Increment 레지스터 및 Addend 레지스터 값을 소수가 아닌 정수가 나오게 함으로써 Second 레지스터로 트리거 신호가 출력 되었을 때 Accumulator의 남은 값이 없게 설계하였다. 이러한 방식은 서브 나노초를 나노초로 변환시 오차를 제거함으로써 시간동기 시스템에서 마스터와 슬레이브 간의 시간오차(offset)가 발생하지 않도록 한다.
제안된 주파수 보정 모듈의 성능을 MATLAB을 이용하여 분석하였고 기존 주파수 보정 모듈과 비교하여 기존의 방법보다 우수함을 검증하였다.
목차
목 차목 차 ４그림 목록 ６표 목 록 ８약어 목록 ９요 약 １０제 1 장 서 론 １２제 2 장 시간동기 기술 １４2.1 개요 １４2.2 시간동기 １４2.3 시간동기 프로토콜 １５2.3.1 NTP １５2.3.2 PTP １６2.3.3 IRIG-B １８2.4 시간동기기술의 제약사항 １８제 3 장 IEEE 1588 PTPV2 정밀 타임스탬핑 프로토콜 ２０3.1 개요 ２０3.2 타임스탬핑 ２１3.2.1 소프트웨어 타임스탬핑 ２１3.2.2 하드웨어 타임스탬핑 ２２3.3 시간동기화 절차 ２３3.4 시간오차 보정 방법 ２６3.5 PTPV2 메시지 ２７3.6 PTPV2 시스템의 구성 ２９3.6.1 ORDINARY CLOCK(보통클럭) ２９3.6.2 BOUNDARY CLOCK(경계클럭) ２９3.6.3 TRANSPARENT CLOCK(투명클럭) ３０3.7 클럭 도메인 구성 알고리즘 (BMCA) ３４3.8 PTPV2 상태천이도 ３７제 4 장 ALTERA CYCLONE V SOC와 THREAD-X기반의 PTP모듈 설계 및 시험 ４０4.1 개요 ４０4.2 ALTERA CYCLONE V SOC ４０4.3 EMAC ４２4.4 THREAD - X 운영체제 ４４4.5 타이머 구현 및 시험 ４５4.6 THREAD X기반의 PTP 모듈의 동작개요 ４６4.7 시험환경 ５０4.8 동작분석 ５２제 5 장 시간오차 저감형 주파수 보정 클럭의 구현및 성능분석 ５５5.1 개요 ５５5.2 CLOCK SERVO ５５5.3 기존의 주파수 보정 클럭 ５７5.4 제안된 주파수 보정 클럭 ６０5.5 성능 비교 ６６제 6 장 결 론 ７０참고문헌 ７１SUMMARY ７３
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