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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 범진욱
- 발행연도
- 2017
- 저작권
- 서강대학교 논문은 저작권에 의해 보호받습니다.
이용수10
이 논문의 연구 히스토리 (3)
2017
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본 논문은 1-step Vernier type TDC와 BBPFD(BangBang Phase Locked Loop)를 적용한 0.7 - 1.2 GHz의 위상 고정 루프 (PLL)을 제안하였다.
제안한 구조에서 1-step Vernier type TDC는 16ns 정도의 매우 큰 time range와 간단한 구조라는 장점을 가지고 있다. 또한, BBPFD는 작은 면적과 전력을 소모하면서 좋은 resolution(10ps)을 취할 수 있었다. 제안한 ADPLL은 낮은 resolution(1ns)을 가진 TDC를 통해 빠른 시간동안 주파수 추적을 하고, 높은 resolution을 가진 BBPFD를 통해 낮은 전력을 소모하고도 정확한 frequency locking을 수행하는 dual loop 구조이다. Dual loop PLL을 통해 적은 전력과 size로도 정확한 동작을 수행할 수 있다.
제안하는 PLL은 매그나칩 0.18μm CMOS 공정으로 제작되었다. 위상 잡음은 1 MHz offset에서 ?92.63 dBc/Hz이다. 제작된 ADPLL의 칩 면적은 0.6 mm2이고 25MHz의 reference 주파수를 가했을 때 1 GHz 중심 주파수 고정시의 소모 전력은 1.8 V 전원 전압에서 11.24 mW이다.
제안한 구조에서 1-step Vernier type TDC는 16ns 정도의 매우 큰 time range와 간단한 구조라는 장점을 가지고 있다. 또한, BBPFD는 작은 면적과 전력을 소모하면서 좋은 resolution(10ps)을 취할 수 있었다. 제안한 ADPLL은 낮은 resolution(1ns)을 가진 TDC를 통해 빠른 시간동안 주파수 추적을 하고, 높은 resolution을 가진 BBPFD를 통해 낮은 전력을 소모하고도 정확한 frequency locking을 수행하는 dual loop 구조이다. Dual loop PLL을 통해 적은 전력과 size로도 정확한 동작을 수행할 수 있다.
제안하는 PLL은 매그나칩 0.18μm CMOS 공정으로 제작되었다. 위상 잡음은 1 MHz offset에서 ?92.63 dBc/Hz이다. 제작된 ADPLL의 칩 면적은 0.6 mm2이고 25MHz의 reference 주파수를 가했을 때 1 GHz 중심 주파수 고정시의 소모 전력은 1.8 V 전원 전압에서 11.24 mW이다.
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