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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 발행연도
- 2017
- 저작권
- 서울시립대학교 논문은 저작권에 의해 보호받습니다.
이용수5
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최근 급격히 증가하는 정보량에 따라 이를 처리하기 위한 방법 중의 하나로 다중-채널 방식의 신호 처리 방법이 주목 받고 있다. 이러한 신호 처리 시스템에서 다중 입력 신호는 아날로그-디지털 변환이 필요하며 이를 저전력, 소면적의 하드웨어 사양으로 구현하기 위해서 다중 입력 신호를 단일 ADC를 사용하여 순차적으로 처리하는 방식이 선호된다.
이와 같은 다중 입력 채널을 하나의 집적회로에 구현하는 경우 일반적인 IP 설계와는 다르게 물리적 위치 및 기하학적 비대칭으로 인한 비 이상적인 형상에 기인하여 성능을 감소시키는 여러 요소들이 발생하게 된다. 이러한 요소 중 기생 성분들에 의한 물리적인 비 이상적 특성들은 다중-채널 신호 처리에 사용되는 ADC의 구현에 있어서 큰 제약 사항이 된다.
본 논문에서는 파이프라인 ADC의 주요 구성 블록들에 대한 연구 및 다중-채널을 집적화함으로써 문제가 되는 ADC의 물리적인 비 이상적 특성들에 대한 연구를 수행하였다. 이러한 물리적인 비 이상적 특성이 회로의 성능에 미치는 영향을 분석하고 이를 해결하기 위한 방법들을 적용하여 다중-채널 샘플링 응용에 적합한 10비트 20MS/s 파이프라인 ADC를 설계하였다.
제안한 파이프라인 ADC는 0.18um CMOS 공정으로 설계되었다. 최대 차동-입력 전압 범위인 1.2VPP의 조건과 입력 주파수 722kHz에서 검증한 ADC의 동적 특성으로 SNR 값은 61.74dB를, SNDR 값은 60.52dB를 갖는다. ADC의 정적 특성인 DNL은 -0.53/+0.31LSB, INL은 -0.64/+0.66LSB의 특성을 얻을 수 있다. 1.8V의 전원 전압에서 15.8mW의 전력을 소모하며 면적은 1.28mm2이다.
이와 같은 다중 입력 채널을 하나의 집적회로에 구현하는 경우 일반적인 IP 설계와는 다르게 물리적 위치 및 기하학적 비대칭으로 인한 비 이상적인 형상에 기인하여 성능을 감소시키는 여러 요소들이 발생하게 된다. 이러한 요소 중 기생 성분들에 의한 물리적인 비 이상적 특성들은 다중-채널 신호 처리에 사용되는 ADC의 구현에 있어서 큰 제약 사항이 된다.
본 논문에서는 파이프라인 ADC의 주요 구성 블록들에 대한 연구 및 다중-채널을 집적화함으로써 문제가 되는 ADC의 물리적인 비 이상적 특성들에 대한 연구를 수행하였다. 이러한 물리적인 비 이상적 특성이 회로의 성능에 미치는 영향을 분석하고 이를 해결하기 위한 방법들을 적용하여 다중-채널 샘플링 응용에 적합한 10비트 20MS/s 파이프라인 ADC를 설계하였다.
제안한 파이프라인 ADC는 0.18um CMOS 공정으로 설계되었다. 최대 차동-입력 전압 범위인 1.2VPP의 조건과 입력 주파수 722kHz에서 검증한 ADC의 동적 특성으로 SNR 값은 61.74dB를, SNDR 값은 60.52dB를 갖는다. ADC의 정적 특성인 DNL은 -0.53/+0.31LSB, INL은 -0.64/+0.66LSB의 특성을 얻을 수 있다. 1.8V의 전원 전압에서 15.8mW의 전력을 소모하며 면적은 1.28mm2이다.
목차
제 1 장 서 론 １제 2 장 ADC의 특성 ４제 2.1 절 ADC의정적특성 ４2.1.1. DNL (Differential Non-Linearity) ４2.1.2. INL (Integral Non-Linearity) ６제 2.2 절 ADC의동적특성 ７2.2.1. SNR (Signal-to-Noise Ratio) ７2.2.2. THD (Total Harmonic Distortion) ７2.2.3. SNDR (Signal-to-Noise and Distortion Ratio) ８2.2.4. ENOB (Effective Number of Bits) ８제 3 장 파이프라인 ADC 와 주요블록 ９제 3.1 절 파이프라인 ADC ９3.1.1. 파이프라인 ADC의 구조와 동작 ９제 3.2 절 파이프라인 ADC의 주요블록 113.2.1. 디지털 에러 보정 원리 113.2.2. DCL의 구조와 동작 153.2.3. SHA의 구조와 동작 163.2.4. MDAC의 구조와 동작 193.2.5. FADC의 구조와 동작 22제 4 장 파이프라인 ADC의 주요 에러 요인 26제 4.1 절 단 당 정확도 26제 4.2 절 연산증폭기의 유한한 이득 27제 4.3 절 연산증폭기의 유한한 대역폭 29제 4.4 절 스위치 32제 4.5 절 열 잡음 37제 4.6 절 커패시터 불일치 39제 5 장 비 이상적인 형상과 구조에서의 에러 요인 41제 5.1 절 MDAC에서의 에러 415.1.1. 기생성분에 의한 MDAC에서의 에러 분석 415.1.2. 제안하는 MDAC의 에러 저감 기법 445.1.3. MDAC에서의 기생성분과 파이프라인 ADC 48제 5.2 절 기준전압 발생기에서의 에러 495.2.1. 기생성분에 의한 기준전압 발생기에서의 에러 분석 495.2.2. 제안하는 기준전압 발생기의 에러 저감 기법 525.2.3. 기준전압 발생기의 기생성분과 파이프라인 ADC 54제 6 장 파이프라인 ADC의 구현 57제 6.1 절 주요 빌딩 블록의 구현 및 시뮬레이션 결과 576.1.1. SHA 회로의 구현 및 시뮬레이션 결과 576.1.2. MDAC 회로의 구현 및 시뮬레이션 결과 596.1.3. FADC 회로의 구현 및 시뮬레이션 결과 60제 6.2 절 시뮬레이션 결과 62제 6.3 절 성능 요약 64제 7 장 결론 및 향후계획 66참 고 문 헌 68ABSTRACTS 71감사의 글 74
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