A 0.055mm2 12b 30MS/s 90nm CMOS SAR ADC employing low-power composite switching :

신희욱

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자료유형: 학위논문

저자정보: 신희욱 (서강대학교, 서강대학교 대학원)

지도교수: 이승훈.

발행연도: 2017

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이 논문의 연구 히스토리 (2)

2017

A 0.055mm2 12b 30MS/s 90nm CMOS SAR ADC employing low-power composite switching

신희욱 전자공학과 2017.01 학위논문

2016

저전력 복합 스위칭 기반의 0.16mm² 12b 30MS/s 0.18um CMOS SAR ADC

신희욱 , 정종민 , 안태지 외 2명 전자공학회논문지 2016.07 학술저널

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This work proposes a 12b 30MS/s 90nm CMOS SAR ADC employing low-power composite switching with an active die area of 0.055mm2. The proposed composite switching combines the conventional VCM-based switching with the monotonic switching sequentially, while minimizing the switching power of a DAC and the dynamic offset to degrade a linearity of the SAR ADC. The proposed ADC decides lower 7-bit by using a resistor string coupled with a unit capacitor array in a C-R hybrid DAC, which considerably reduces the number of unit capacitors required in the DAC. On the other hand, the input range-scaling scheme in the proposed DAC matches an input signal range exactly to the reference voltage range without extra capacitors. As a result, the total number of unit capacitors used for this 12b ADC is only 44 and the DAC area is reduced considerably. Meanwhile, a two equally-divided capacitors topology in the first two MSB capacitors implements the VCM-based switching without extra switches and digital logic circuits. The measured DNL and INL of the prototype ADC in a 90nm CMOS are within 1.47LSB and 2.76LSB, respectively. The ADC shows a maximum SNDR of 50.16dB and a maximum SFDR of 60.80dB at 30MS/s. The ADC consumes 1.09mW at a 1.2V supply voltage.

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