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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 최상방
- 발행연도
- 2016
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수2
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이진 부동소수점 연산이 일반 논리 연산에서 충분히 기능을 지원하지만 특정한 부동소수점 수를 올바른 값으로 표현할 수 없기 때문에 항공 시스템, 금융, 경제 등 정밀도가 매우 중요한 어플리케이션에서는 불충분하다. 이에 따라 미국 전기 전자 학회(IEEE)에서 이미 존재하는 이진 부동소수점 연산만 취하는 IEEE-754 standard를 수정하여 십진 부동소수점 연산까지 확장한 IEEE 754-2008 standard를 제정했다. IEEE 754-2008 standard는 연산을 위해 십진수를 이진수로 표현해야 한다. 부호화 자릿수는 효율적으로 십진수를 연산할 수 있다는 장점이 있지만 배수 생성에서 로직이 복잡하고 최종 합 변환 단계가 추가되기 때문에 쉽게 십진수를 표현할 수 있고 연산에서는 다른 십진 코드를 서로 효율적으로 전환 가능한 BCD코드를 사용한다.
본 논문에선 부분곱 생성 단계와 축약 단계를 가지는 병렬 십진 곱셈기의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 축약 단계에서 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 일반 십진 CSA를 사용하지 않고, 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위가 제한됨으로써 리코더의 가장 간단한 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 더 효율적으로 부분곱 축약 단계의 연산을 수행할 수 있다. 또한, 최종 합을 얻는데 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다.
제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 적용하여 합성하였다. 첫 번째 16개의 부분곱에 대해 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가됨에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.
본 논문에선 부분곱 생성 단계와 축약 단계를 가지는 병렬 십진 곱셈기의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 축약 단계에서 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 일반 십진 CSA를 사용하지 않고, 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위가 제한됨으로써 리코더의 가장 간단한 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 더 효율적으로 부분곱 축약 단계의 연산을 수행할 수 있다. 또한, 최종 합을 얻는데 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다.
제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 적용하여 합성하였다. 첫 번째 16개의 부분곱에 대해 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가됨에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.
목차
요 약 iAbstract ii목 차 iv그 림 목 차 v표 목 차 vi제 1 장 서론 1제 2 장 십진 곱셈기에 관련 기존 연구 42.1 IEEE 754-2008 Standard 42.2 병렬 십진 곱셈기 개요 62.3 기존 연구 72.3.1 T. Lang의 연구 82.3.2 G. Jaberiper의 연구 82.3.3 A. Vazquez의 연구 92.3.4 L. Han의 연구 102.3.5 M. Zhu의 연구 11제 3 장 기초 십진 부분곱 축약단계 123.1 십진 덧셈 123.2 기초가 되는 축약단계 133.3 검증을 위한 축약단계 14제 4 장 다중 피연산자 십진 CSA과 십진 CLA를 이용한 부분곱 축약 방법 184.1 제안하는 병렬 십진 부분곱 축약단계 184.2 부분곱의 축약단계 194.3 검증을 위한 부분곱의 축약단계 27제 5 장 실험 결과 및 성능 분석 335.1 시뮬레이션 335.2 ASIC 환경에서의 함성 결과 및 분석 37제 6 장 결 론 43참고문헌 45
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