스마트 오디오 기기에 사용되는 주파수 합성기의 요구 사항을 만족시키는 주파수 합성기를 설계 및 제안 하였다. 주파수 채널 규격이 없기 때문에 일반적으로 위상 고정 루프에 요구되는 스펙인 위상 잡음 성능 대신에 낮은 지터성능과 작은 칩 사이즈를 갖는 것을 목표로 하였다.
먼저 2장에서는 오디오 어플리케이션에 사용되는 오버 샘플링 주파수를 출력하는 Multi-Frequency Phase Locked Loop를 제안하였다. Fraction-N 디바이더를 갖는 Type-II 위상 고정 루프를 이용하여 256, 384의 OSR을 갖는 주파수를 동시 출력하는 주파수 합성기를설계 하였다. 기존에 디바이더의 분주비의 비율을 이용한 Fraction-N 디바이더를 이용한 주파수 합성기는 다양한 모드의 주파수를 출력 할 때 주파수 분해능에 한계를 가진다. 따라서 MASH라고 불리는 3차 SDM을 이용한 Fraction-N 디바이더를 이용하여 그 결과 주파수 분해능 3 Hz, 0.045 ppm의 정확도를 갖는다.
성능 목표치인 50 ps를 달성하면서 작은 칩 면적을 갖는 위상 고정 루프를 설계하기 위해서 지터-인밴드 잡음 분석을 통해 0.6 ㎟의 칩 면적, 21.7 ps 이하의 지터성능을 만족시키는 주파수 합성기를 설계하였다. 전하 펌프와 전압 제어 발진기 블록의 DC 전압은 LDO를 이용하여 1.6 V를 사용하였다. 0.6―200 MHz 출력 주파수 범위를 가지며 7 mW의 전력을 소비한다.
다음으로 갖은 시스템 이득을 가질 때 상대적으로 작은 인밴드 위상 잡음을 갖는 Sub-Sampling Phase Detector를 이용한 Dual-Filter Sub-Sampling Phase Locked Loop를 제안하였다. SSPLL은 안정 상태에서 분주비의 제곱배의 인밴드 위상 잡음 이득을 갖는다. SSPD는 주파수 Locking range가 좁기 때문에 단독으로 사용할 수 없고 추가적인 Coarse Tuning 루프를 갖는다. 데드존을 갖는 위상/주파수 검출기를 이용하여 Coarse Tuning 루프를 구성하여 좁은 주파수 locking range를 보완 했다. 기존 SSPLL의 구조와 달리 두 루프의 루프 필터를 분리함으로써 각 루프는 독립적인 전하 펌프 이득과 전압 제어 발진기 이득을 가진다. Coarse Tuning 루프의 경우 루프 대역폭이 출력의 지터성능에 영향이 거의 없으므로 큰 대역폭을 가져서 그 면적이 작다. 루프 필터의 필터 캐패시터 값은 루프 대역폭 외에도 루프의 전하 펌프 이득과 전압 제어 발진기의 이득에 따라 결정되는데 독립된 SSPD 루프의 이득의 곱은 기존 SSPLL의 4/25배 작은 필터 캐패시터를 가진다. 제안하는 구조를 이용하여 같은 전류 이득, 출력 주파수 범위, 루프 대역폭을 갖는 SSPLL의 루프 필터 캐패시터 면적을 0.27 ㎟에서 0.05 ㎟로 감소시켰다. 동일한 루프 파라미터를 가질 때 FSSPLL의 인밴드 위상 잡음은 Conventional PLL과 에서 약 ?26 dBc/Hz의 잡음 크기 차이를 가지며 지터 성능은 41.4 ps에서 1.97 ps로 39.43 ps 감소한다. 따라서 DF SSPLL의 경우 SSPLL보다 더 작은 필터 캐패시터 면적을 가지면서 일반적인 PLL 보다 더 낮은 지터성능을 얻을 수 있다.
두 가지 접근 방법을 통해 낮은 지터 성능을 갖는 오디오 디바이스용 주파수 합성기를
설계 하였다. 다양한 오디오 어플리케이션에 쓰일 수 있으며, 요구되는 지터 성능을 만족하는 Multi Frequency Phase Locked Loop와 루프 필터의 캐패시터 크기와 위상 잡음 성능의 Trade-off 관계에서 상대적으로 낮은 잡음을 가질 수 있는 SSPD를 이용한 Dual-Filter Sub-Sampling Phase Locked Loop이다.
SSPD의 경우 입력 기준 신호의 edge에서 신호를 샘플-홀드 하기 때문에 주파수 locking range가 매우 좁은 것 외에도 출력 주파수와 입력 기준 신호 주파수의 비율이 정수 배를 갖는다는 한계가 있다.

The design of jitter and size optimized phase-locked loop for smart audio devices is described in this paper. As Using two approaches, the PLLs are designed.
In chapter 2, the Multi-Frequency Phase Locked Loop for smart audio device are proposed. The PLL are combined fraction-N divider using 3rd order sigma-delta modulator for variety audio over-sampling frequency. Most in-band phase noise is generated CP. The PLL has a size of 0.6 ㎟ and the jitter of 11.4-21.6 ps by analyzing in-band phase noise and optimizing size. It has been fabricated in a 1.8 V Doungbu 0.18-㎛ CMOS process. DC voltage of the charge pump(CP) and the voltage controlled oscillator(VCO) used a 1.6V by using a low-dropout regulator(LDO). It consumes power of 7 mW.
In chapter 3, Dual-Filter Sub-Sampling Phase Locked Loop(DFSSPLL) are proposed. Sub-Sampling Phase Detector (SSPD) has lower in-band phase noise and narrow rocking range than conventional CPPLL. DFSSPLL are combined main tuning loop using SSPD and additional coarse tuning loop because of narrow rocking range. So the two separated loops determine
each loop parameter(KVCO, ICP). As a result DFSSPLL has a 4/25 times smaller filter capacitor than original SSPLL. Theoretical jitter of DFSSPLL is reduced from 41.4 ps to 1.97 ps.