개인구독
소속 기관이 없으신 경우, 개인 정기구독을 하시면 저렴하게
논문을 무제한 열람 이용할 수 있어요.
지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 임신일
- 발행연도
- 2016
- 저작권
- 서경대학교 논문은 저작권에 의해 보호받습니다.
이용수8
이 논문의 연구 히스토리 (2)
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
본 논문을 통해 과도 응답 특성이 개선된 외부 커패시터 없는 높은 PSRR의 LDO 레귤레이터를 제안한다. 외부 커패시터 없는 LDO의 경우 출력단이 필터 커패시터가 없기 때문에 칩 면적이 작고, 추가적인 출력단 패드가 없기 때문에 PCB 면적도 줄어들게 되는 장점이 있다. 하지만 출력 커패시터가 없음으로서 발생하는 안정적인 동작에 대한 보장을 칩 내부에서 보상 커패시터를 이용하여 안정도를 확보해야한다. 또, 출력단 커패시터가 없기 때문에 과도 응답 시 발생하는 오버슈트나 언더슈트가 크게 발생하는 문제점이 있다. 본 논문에서는 nested Miller 보상 기법을 적용한, 캐스코드 보상기법과 전류 완충 보상기법을 통해서 적은 크기의 커패시터로 좌 평면 제로를 생성하여 위상 여유를 확보해 안정도를 확보한다. 또한 출력단에 과도 응답 개선 회로를 추가하여 언더슈트와 오버슈트가 발생 시 빠르게 캐패시티브 커플링 기법을 사용하고 고대역 필터를 통해 언더슈트와 오버슈트의 크기를 감소시킨다. 제안된 LDO는 3.3V의 입력 전원을 받아서 1.8V의 출력 전압을 내고 30mA의 최대 부하 전류를 구동할 수 있다. 0.18μm CMOS 공정을 이용하여 구현하였고 레이아웃 크기는 240μm X 110μm 이다. PSRR은 DC일 때 -96dB 이상, 1MHz일 때 -43dB를 갖는다. 총 대기 전류는 40μA를 소모하고, 소형화되어가는 SoC내 전원 공급에 있어 면적이나, 전력 소모를 줄이는 이점이 있으며, 노이즈에 민감한 아날로그/RF 회로의 전원 공급에 용이할 것으로 보인다.
목차
목 차국 문 초 록 …………………………………………………………………… ⅵ목 차 …………………………………………………………………………… ⅶ표 목 차 ……………………………………………………………………… ⅷ그 림 목 차 …………………………………………………………………… ⅸⅠ. 서 론 ……………………………………………………………………… 1Ⅱ. LDO 레귤레이터 ……………………………………………………………… 42.1. LDO 레귤레이터의 구조 및 기본 동작 원리 ………………… 42.2. LDO 레귤레이터의 특성 ……………………………………………… 82.3. 일반적인 LDO 레귤레이터 ………………………………………… 172.4. 외부 커패시터 없는 LDO 레귤레이터 …………………………… 18Ⅲ. 제안하는 외부 커패시터 없는 LDO 설계 …………………………… 203.1. LDO 레귤레이터 설계 …………………………………………… 203.2. 과도 응답 개선 회로 설계 ……………………………………… 253.3. 밴드갭 기준 전압 발생기 설계 …………………………………… 27Ⅳ. 모의실험 결과 및 레이아웃 …………………………………………… 304.1. LDO 레귤레이터 모의실험 결과 ……………………………… 304.2. 레이아웃(layout) ……………………………………………………… 374.3. 성능 요약 및 비교 ………………………………………………… 38Ⅴ. 결 론 ……………………………………………………………………… 39참고문헌 ……………………………………………………………………… 40
최근 본 자료
댓글(0)
0