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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 이성수
- 발행연도
- 2016
- 저작권
- 숭실대학교 논문은 저작권에 의해 보호받습니다.
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본 논문은 HEVC와 VP9의 계수 역변환 (inverse transform)을 수행하는 통합형 아키텍처를 제안하여 하드웨어 크기를 줄이고자 한다. 제안하는 아키텍처는 HEVC의 4×4 IDCT, 4×4 IDST, 8×8 IDCT, 16×16 IDCT, 32×32 IDCT와 VP9의 4×4 IDCT, 4×4 IADST, 4×4 IWHT, 8×8 IDCT, 8×8 IADST, 16×16 IDCT, 16×16 IADST, 32×32 IDCT의 모든 모드의 계수 역변환을 통합된 하드웨어에서 처리하도록 하였다. 우선 4×4 크기의 경우 HEVC의 4×4 IDCT와 VP9의 4×4 IDCT는 계수의 스케일만 차이가 있을 뿐 동일한 IDCT 연산을 사용하며, 마찬가지로 HEVC의 4×4 IDST와 VP9의 4×4 IADST도 계수의 스케일만 차이가 있을 뿐 동일한 IDST 연산을 수행한다. 더욱이 IDCT 연산과 IDST(혹은 IADST) 연산에는 상당히 많은 유사한 점이 있어 하드웨어의 일부를 공동으로 사용할 수 있다. 또한 다른 크기의 IDCT도 마찬가지로 연산 방식은 동일하며 계수의 스케일만 차이가 있다. 또한 상위 크기인 블록에서의 짝수 위치 부분의 계수와 하위 크기의 블록 전체 계수가 같다는 특징이 있다. VP9의 IADST 8×8과 IADST 16×16의 계수는 각각 상위 크기의 IDCT 블록의 홀수 위치 부분의 계수와 부호를 제외하고 동일하다. 따라서 제안하는 하드웨어는 총 13가지의 계수 변환에 대해 곱셈기의 계수가 같은 경우 이를 최대한 활용하고 계수가 동일하지 않은 경우에는 덧셈기 등을 공통으로 사용함으로써 통합적으로 수행한다. 0.18 μm 공정에서 합성하였을 때 게이트 수가 약 456,442 게이트로 기존 아키텍처 대비 22.6% 감소함을 확인하였다.
목차
국문초록 ⅵ영문초록 ⅷ제 1 장 서론 1제 2 장 주파수 변환 32.1 HEVC 주파수 변환 32.1.1 HEVC 4×4 IDCT 42.1.2 HEVC 4×4 IDST 52.1.3 HEVC IDCT의 계수 구조 특징 72.1.3.1 계수 블록의 짝수 부분과 홀수 부분 72.1.3.2 상위 크기 블록과 하위 크기 블록의 관계 82.2 VP9 주파수 변환 92.2.1 VP9 4×4 IDCT 102.2.2 VP9 4×4 IADST 112.2.3 VP9 4×4 IWHT 122.2.4 VP9 IADST와 IDCT의 계수 구조 특징 13제 3 장 HEVC/VP9 통합 블록 설계 143.1 기존 기술의 아키텍처 143.2 제안하는 아키텍처 183.2.1 HEVC/VP9 4-point 역변환기 통합 아키텍처 설계 183.2.2 연산처리기 설계 203.2.3 통합 아키텍처 설계 243.2.3.1 8-point 역변환 아키텍처 설계 273.2.3.2 16-point 역변환 아키텍처 설계 303.2.3.3 32-point 역변환 아키텍처 설계 33제 4 장 검증 364.1 제안하는 아키텍처의 시뮬레이션 결과 364.2 기존 아키텍처와 제안하는 아키텍처의 면적 비교 37제 5 장 결론 38참고문헌 39
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