내고장형 시스템 반도체 설계를 위한 분석적인 고장 모델링 연구 :

이성모

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자료유형: 학위논문

저자정보: 이성모 (서울과학기술대학교, 서울과학기술대학교 대학원)

지도교수: 이승은

발행연도: 2015

저작권: 서울과학기술대학교 논문은 저작권에 의해 보호받습니다.

이용수13

이 논문의 연구 히스토리 (2)

2015

내고장형 시스템반도체 설계를 위한 분석적인 오류 분석 방법

이성모 , 이승은 대한전자공학회 학술대회 2015.11 학술대회자료

내고장형 시스템 반도체 설계를 위한 분석적인 고장 모델링 연구

이성모 전자공학과 2015.01 학위논문

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반도체 제조 공정 기술의 발전으로 고집적도 구현이 용이해졌으며 프로세서, 메모리, 주변 장치 등의 다양한 반도체 부품을 하나의 칩에 구현 하는 시스템 반도체(system on chip)가 개발되고 있다. 이처럼 다양한 반도체 부품이 하나의 칩으로 통합되면 시스템의 소형화가 가능해지며, 반도체 부품을 개별로 제조하는 것에 비해 반도체 제조비용이 낮아지므로 비용적인 측면이 이점을 가져올 수 있다. 하지만 Cosmic ray particle, 열잡음, Crosstalk 등의 외부 환경 변화로 인해 시스템 반도체의 신뢰성 문제가 발생하고 있으며 이를 극복하기 위한 추가적인 비용이 증가하고 있다.
시스템 반도체 기술은 고성능, 저비용, 소형화의 이점을 통해 차세대 IT 기술인 IoT, 웨어러블 디바이스의 핵심 부품기술로 떠오르고 있으며 차량용 전장부품, 비행기, 인공위성, 방산부품 등과 같은 높은 신뢰성을 요구하는 분야에서도 이용되고 있다. 따라서 시스템 반도체의 성능과 저전력뿐만 아니라 내고장형 기능이 중요한 요소로 대두되고 있다.
본 논문에서는 시스템 반도체를 구성하는 회로에서 오류가 발생하였을 경우 전파되는 오류율을 분석하기 위해서 논리 게이트의 고장 모델링과 VPI 기반의 함수들을 이용한 고장 분석 방법을 제시한다. 또한 시스템 반도체에서 발생하는 하드웨어적 고장 원인을 살펴보고 전파되는 오류의 분석을 위한 탐색 알고리즘에 대하여 정리한다.
본 연구를 통해 논리 게이트 고장 모델을 이용하여 회로의 오류율을 분석하고 오류에 취약한 부분에 고장 허용 회로를 추가하여 내고장형 시스템 반도체 설계를 수행 할 수 있다. 또한 분석적인 고장 진단 방법은 고장 모델링과 회로의 넷리스트를 이용하여 시뮬레이션 없이 수행할 수 있으므로 시뮬레이션 기반의 고장 진단 방법과 비교하여 회로의 검증 시간을 단축할 수 있는 장점이 있다.

I. 서론 1
II. 배경 3
1. 시스템 반도체의 고장과 에러 3
2. 시스템 반도체의 일시적인 고장 원인 5
3. 탐색 알고리즘 5
III. 논리 게이트 고장 모델링 8
1. 논리 게이트 고장 모델링 구현 8
1.1 AND 게이트 고장 모델 8
1.2 XOR 게이트 고장 모델 9
1.3 NOT 게이트 고장 모델 10
2. 조합회로에서 오류율 분석 13
IV. 오류 분석 프레임워크 15
1. 개요 15
2. Verilog Procedural Interface 16
3. Fault analyzer 16
4. 오류 분석 과정 18
V. 실험 환경 및 실험 결과 19
1. 실험 환경 19
2. 실험 결과 19
2.1 카운터 19
2.2 ISCAS''85 벤치마크 회로 25
Ⅵ. 결론 34
참고문헌 35
영문초록(Abstract) 36

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