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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 손상희
- 발행연도
- 2015
- 저작권
- 청주대학교 논문은 저작권에 의해 보호받습니다.
이용수24
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연산 증폭기는 고용량의 저항과 커패시터를 부하로 갖는 패널의 데이터라인을 구동하는 역할을 한다. 이 역할에 맞는 연산증폭기의 특성은 큰 전압이득, 저전력 소모, 슬루율 전류 구동능력 향상, 넓은 입출력 동작영역, 작은 입력 오프셋을 가져야 하며 동시에 넓은 영역의 전원 전압의 변화에도 일정하고 안정적인 특성이 요구된다. 또한, 이런 특성을 유지하면서 대용량 부하를 구동하기 위해서는 저소비전력, 빠른 구동 속도를 가져야만 한다. 이 중 슬루율 특성이 아주 중요한데 일반적으로 슬루율을 개선시키는 기본적인 방법으로는 바이어스 단의 전류를 증가시키는 방법과 출력단을 B급 증폭기를 사용하는 방법이 있으나, 이 방법으로는 큰 부하를 구동할 때 슬루율 증감의 한계를 가지고 있다. 기본적으로 AB급 증폭기를 사용하게 되면 정적 전류가 흐르기 때문에 여러 문제점이 발생하게 된다.
이에 본 논문에서는 기존의 연산증폭기가 가지는 슬루율 증감한계의 문제점을 해결하기 위해서 더 높은 효율을 가지는 3가지 방식의 슬루율 개선 회로를 제안하였다. 제안한 각각의 회로들은 cadence spectre 시뮬레이션을 통해 부하커패시터 10nF를 기준으로 5V/us의 슬루율이 15V/us 이상 개선되었음을 확인할 수 있었다. 이 값은 기존 연산증폭기의 슬루율보다 약 3배 이상의 슬루율 향상을 보인 수치이다. 제안한 슬루율 개선회로는 TSMC 0.18um 1-폴리 6-메탈 CMOS 공정파라메타를 사용하여 모의실험과 레이아웃을 수행하였고 칩으로 제작하여 측정하였다.
이에 본 논문에서는 기존의 연산증폭기가 가지는 슬루율 증감한계의 문제점을 해결하기 위해서 더 높은 효율을 가지는 3가지 방식의 슬루율 개선 회로를 제안하였다. 제안한 각각의 회로들은 cadence spectre 시뮬레이션을 통해 부하커패시터 10nF를 기준으로 5V/us의 슬루율이 15V/us 이상 개선되었음을 확인할 수 있었다. 이 값은 기존 연산증폭기의 슬루율보다 약 3배 이상의 슬루율 향상을 보인 수치이다. 제안한 슬루율 개선회로는 TSMC 0.18um 1-폴리 6-메탈 CMOS 공정파라메타를 사용하여 모의실험과 레이아웃을 수행하였고 칩으로 제작하여 측정하였다.
목차
1. 서론 11.1 연구 필요성 12. 배경 지식 32.1 CMOS 연산 증폭기 32.1.1 CMOS 연산 증폭기 구조 선택 42.1.2 저소비전력 CMOS 연산 증폭기의 출력단 구조 선택 63. Low power CMOS OP-amp의 슬루율 개선을 회로 설계 제안 및 구현 103.1 전류 비교기를 이용한 슬루율 및 소비전력 개선회로 103.1.1 제안한 회로의 동작 113.2 전압 비교기를 이용한 슬루율 및 소비전력 개선회로 153.2.1 제안한 회로의 동작 163.3 전류 부스팅 회로를 이용한 개선회로 193.3.1 제안한 회로의 동작 213.4 본 논문에서 사용한 저전압 바이어스 기준회로 234. 제안한 연산증폭기의 모의실험 및 결과분석 264.1 기존 레일-투-레일 폴디드 캐스코드 연산증폭기 회로 284.2 전류 비교기를 이용한 슬루율 및 소비전력 개선회로 294.3 전압 비교기를 이용한 슬루율 및 소비전력 개선회로 314.4 전류 부스팅 방식을 이용한 슬루율 및 소비전력 개선회로 345. 결론 38참고문헌 40Abstract 42
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