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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 류광기
- 발행연도
- 2015
- 저작권
- 한밭대학교 논문은 저작권에 의해 보호받습니다.
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본 논문에서는 고성능 HEVC 부호화기 설계를 위해 연산 수행시간 감소 및 연산 복잡도 개선을 위한 적응적 루프 필터 하드웨어 설계를 제안한다.
영상 압축의 적응적 루프 필터 기술은 양자화에 의해 발생한 오류들을 보상함으로써 주관적 화질과 압축 효율을 높이는 기술이다. HEVC 적응적 루프 필터 기술은 HEVC 루프내 필터링 기술 중 하나로써 위너 필터를 기반으로 원본 영상과 복원된 영상 간의 평균자승오차를 최소화하여 화질 및 압축 효율을 향상시킨다. 적응적 루프 필터는 HM-7.0에서 채택하고 있는 9×7 모양과 3×3 모양이 합쳐진 다이아몬드 모양의 필터 형태를 가지며 총 10개의 필터 계수로 구성되어 있다. 적응적 루프 필터는 필터 계수들을 추출하기 위해 10×10 행렬의 촐레스키 분해를 반복적으로 수행한다. 촐레스키 분해는 루트 연산 및 나눗셈 연산을 소수점 단위로 계산하기 때문에 연산 시간 및 연산 복잡도가 증가하며, 적응적 루프 필터를 하드웨어로 구현할 때 전체 면적과 연산 수행시간이 증가하는 단점이 존재한다.
본 논문에서 제안하는 HEVC 적응적 루프 필터의 하드웨어 구조는 연산 수행시간을 감소시키기 위해 10×10 행렬의 촐레스키 분해 과정에서 행렬과 벡터간의 특징적인 연산 관계를 분석하여 파이프라인 구조로 설계하였다. 또한, 모든 연산 과정들이 소수점 연산이기 때문에 소수점 연산을 지원하는 IP를 사용해야하지만 정수 부분과 소수 부분이 제한되어 있어 연산이 불가능하므로 나눗셈 연산의 몫과 나머지 값을 이용하여 소수점 연산이 가능하도록 설계하였다. 루트 연산은 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 연산 과정을 최소화시킴으로써 하드웨어 면적과 연산 수행시간을 감소시켰다.
제안하는 적응적 루프 필터의 하드웨어는 Verilog HDL로 설계하였으며 Modelsim SE-64 10.1c 시뮬레이터를 이용해 검증하였다. 이 때, 입력으로는 표준 참조 소프트웨어 HM-7.0 부호화기를 통해 입력 영상 샘플을 추출하여 사용하였다. 제안한 하드웨어 구조의 시뮬레이션을 수행한 결과와 참조 소프트웨어에서 추출한 영상을 비교하여 동일하게 동작함을 확인하였다. 제안하는 적응적 루프 필터의 하드웨어는 Xilinx ISE 14.3을 이용하여 Vertex-7 XC7VCX485T FPGA 디바이스에 구현한 결과 슬라이스 레지스터 수 519529(85%), 슬라이스 LUT 수 229782(75%)의 로직 게이트로 구현되며 최대 186MHz에서 동작함을 검증하였다.
영상 압축의 적응적 루프 필터 기술은 양자화에 의해 발생한 오류들을 보상함으로써 주관적 화질과 압축 효율을 높이는 기술이다. HEVC 적응적 루프 필터 기술은 HEVC 루프내 필터링 기술 중 하나로써 위너 필터를 기반으로 원본 영상과 복원된 영상 간의 평균자승오차를 최소화하여 화질 및 압축 효율을 향상시킨다. 적응적 루프 필터는 HM-7.0에서 채택하고 있는 9×7 모양과 3×3 모양이 합쳐진 다이아몬드 모양의 필터 형태를 가지며 총 10개의 필터 계수로 구성되어 있다. 적응적 루프 필터는 필터 계수들을 추출하기 위해 10×10 행렬의 촐레스키 분해를 반복적으로 수행한다. 촐레스키 분해는 루트 연산 및 나눗셈 연산을 소수점 단위로 계산하기 때문에 연산 시간 및 연산 복잡도가 증가하며, 적응적 루프 필터를 하드웨어로 구현할 때 전체 면적과 연산 수행시간이 증가하는 단점이 존재한다.
본 논문에서 제안하는 HEVC 적응적 루프 필터의 하드웨어 구조는 연산 수행시간을 감소시키기 위해 10×10 행렬의 촐레스키 분해 과정에서 행렬과 벡터간의 특징적인 연산 관계를 분석하여 파이프라인 구조로 설계하였다. 또한, 모든 연산 과정들이 소수점 연산이기 때문에 소수점 연산을 지원하는 IP를 사용해야하지만 정수 부분과 소수 부분이 제한되어 있어 연산이 불가능하므로 나눗셈 연산의 몫과 나머지 값을 이용하여 소수점 연산이 가능하도록 설계하였다. 루트 연산은 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 연산 과정을 최소화시킴으로써 하드웨어 면적과 연산 수행시간을 감소시켰다.
제안하는 적응적 루프 필터의 하드웨어는 Verilog HDL로 설계하였으며 Modelsim SE-64 10.1c 시뮬레이터를 이용해 검증하였다. 이 때, 입력으로는 표준 참조 소프트웨어 HM-7.0 부호화기를 통해 입력 영상 샘플을 추출하여 사용하였다. 제안한 하드웨어 구조의 시뮬레이션을 수행한 결과와 참조 소프트웨어에서 추출한 영상을 비교하여 동일하게 동작함을 확인하였다. 제안하는 적응적 루프 필터의 하드웨어는 Xilinx ISE 14.3을 이용하여 Vertex-7 XC7VCX485T FPGA 디바이스에 구현한 결과 슬라이스 레지스터 수 519529(85%), 슬라이스 LUT 수 229782(75%)의 로직 게이트로 구현되며 최대 186MHz에서 동작함을 검증하였다.
목차
Ⅰ. 서론Ⅱ. 영상 압축 기술2.1. 영상 압축의 필요성2.2. 영상 압축의 기본원리2.3. 영상 압축 표준의 역사Ⅲ. HEVC 영상 압축 표준3.1. 표준화 과정3.2. 기술 개요Ⅳ. 적응적 루프 필터4.1. 적응적 루프 필터의 알고리즘4.2. 적응적 루프 필터의 부호화 과정Ⅴ. 제안하는 적응적 루프 필터의 하드웨어 구현5.1. 제안하는 하드웨어 구조5.2. 파이프라인 구조5.3. 루트 연산 하드웨어 구조Ⅵ. 제안하는 적응적 루프 필터의 하드웨어 검증6.1. 검증 환경 및 과정6.2. 시뮬레이션 결과6.3. 성능 비교Ⅶ. 결론참고문헌ABSTRACT
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