지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 윤태열
- 발행연도
- 2015
- 저작권
- 한양대학교 논문은 저작권에 의해 보호받습니다.
이용수2
이 논문의 연구 히스토리 (2)
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
본 논문에서는 MOSFET의 문턱전압을 낮추는 기법에 대한 연구를 바탕으로 커패시티브 디바이딩을 이용한 저전압, 저전력의 동적 문턱전압을 갖는 전압제어발진기(Voltage Controlled Oscillator, VCO)를 제안하였다.
저전압, 저전력의 회로 설계를 위하여 트랜지스터의 문턱전압을 낮추기 위한 방법들이 제시되어 왔다. 본 논문에서는 이러한 트랜지스터의 문턱전압을 낮추는 방법의 하나로 커패시티브 디바이딩 방법을 제안하였다.
0.11-μm RF CMOS 공정으로 설계되었으며, 커패시티브 디바이딩 기법을 활용하여 부성 트랜스컨덕턴스를 향상시키는 등가모델을 제안하고 0.38 V의 전압에서 1.2 mA의 전류를 소모하고, -122 dBc/Hz의 위상잡음 특성을 갖는, 저전력의 전압제어발진기를 제안하였다.
65-nm RF CMOS 공정으로 설계된 8-위상 수정기를 모의 실험 하였으며, 모의 실험 결과 VHF 대역에서 L밴드 대역까지 LO신호 주파수에 따라 8위상이 만들어 지는 것을 모의 실험하였다. 하지만 인버터의 출력단의 기생 저항과 커패시턴스 성분에 의해 모의 실험 결과와 달리 free-running 주파수가 바뀌고 free-running 주파수가 바뀌고, locking range가 바뀌는 것을 확인할 수 있었다.
저전압, 저전력의 회로 설계를 위하여 트랜지스터의 문턱전압을 낮추기 위한 방법들이 제시되어 왔다. 본 논문에서는 이러한 트랜지스터의 문턱전압을 낮추는 방법의 하나로 커패시티브 디바이딩 방법을 제안하였다.
0.11-μm RF CMOS 공정으로 설계되었으며, 커패시티브 디바이딩 기법을 활용하여 부성 트랜스컨덕턴스를 향상시키는 등가모델을 제안하고 0.38 V의 전압에서 1.2 mA의 전류를 소모하고, -122 dBc/Hz의 위상잡음 특성을 갖는, 저전력의 전압제어발진기를 제안하였다.
65-nm RF CMOS 공정으로 설계된 8-위상 수정기를 모의 실험 하였으며, 모의 실험 결과 VHF 대역에서 L밴드 대역까지 LO신호 주파수에 따라 8위상이 만들어 지는 것을 모의 실험하였다. 하지만 인버터의 출력단의 기생 저항과 커패시턴스 성분에 의해 모의 실험 결과와 달리 free-running 주파수가 바뀌고 free-running 주파수가 바뀌고, locking range가 바뀌는 것을 확인할 수 있었다.
목차
차 례요 약 i차 례 ii그림 차례 iv표 차례 vi제 1 장 전압제어발진기 이론 11.1 LC 공진기 11.2 크로스 커플드(Cross-coupled) 구조 31.3 위상 잡음(Phase Noise) 4제 2 장 바디 바이어싱 기법 82.1 서론 82.2 순방향 바디 바이어싱(forward body biasing) 기법 92.3 DTMOS 102.4 커패시티브 디바이딩 기법 11제 3 장 저전압 저전력 전압제어발진기 123.1 서론 123.2 전압제어발진기 설계 133.3 부성 트랜스컨덕턴스 향상 회로 153.4 모의 실험 결과 173.4 측정 결과 19제 4 장 8-위상 수정기 234.1 서론 234.2 8-위상 수정기 설계 244.3 모의 실험 결과 264.4 측정 결과 29제 5 장 결론 32참고 문헌 33Abstract 35
최근 본 자료
댓글(0)
0