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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 발행연도
- 2014
- 저작권
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A novel process-gradient insensitive clock generation and distribution technique using a Cellular Oscillator Networks is proposed. With its minimized skew, measured less than 1.83% of a clock period, even with unbalanced load conditions, this technique can be adopted for a high speed clock generation and distribution in GHz operating microprocessors or other VLSI chips. This new technique is verified through simulations with typical 3V, AMI 0.8um CMOS N-well process parameters.
목차
I. 서론 11.1 연구 배경 11.2 논문의 구성 3II. 배경이론 42.1 클럭 스큐(Clock Skew) 42.2 PLL의 구성 및 수학적 모델링 72.2.1 전압 제어 발진기(VCO) 72.2.2 위상 검출기(PD) 112.2.3 PLL의 동작원리 132.3 클럭 신호 분배 기법 17III. 셀룰라 발진기 네트워크 193.1 링 발진기(Ring Oscillator)의 동작 원리 193.2 Cellular Oscillator Network(CON)의 구조 223.3 CON을 이용한 클럭 분배회로 24IV. 셀룰라 발진기 네트워크를 이용한 초고속 클럭 분배기 254.1 CON 구조에서의 비대칭 부하조건 264.2 시뮬레이션 결과 28V. 결론 34참고문헌 35ABSTRACT 36
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