Field Programmable Gate Array 기반 다중 클럭을 사용한 시간-디지털 변환기 :Time to Digital Converter Based on Field Programmable Gate Array Using Multiphase Clock

정현철

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자료유형: 학위논문

저자정보: 정현철 (광운대학교, 광운대학교 대학원)

지도교수: 임한상

발행연도: 2014

저작권: 광운대학교 논문은 저작권에 의해 보호받습니다.

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이 논문의 연구 히스토리 (2)

2014

Field Programmable Gate Array 기반 다중 클럭과 이중 상태 측정을 이용한 시간-디지털 변환기

정현철 , 임한상 전자공학회논문지 2014.08 학술저널

Field Programmable Gate Array 기반 다중 클럭을 사용한 시간-디지털 변환기

정현철 전파공학과 2014.01 학위논문

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본 논문은 Xilinx Virtex6 Field Programmable Gate Array(FPGA) 기반 다중 위상 클럭을 사용한 딜레이 라인(tapped delay line) 방식의 시간-디지털 변환기(Time to Digital Converter)에 대해 설명한다. 코스부는 싱글 카운터 방식이고, 파인부는 캐리체인을 사용한 딜레이 라인(tapped delay line)방식이다. 캐리체인의 길이를 줄이기 위해 다중 위상 클럭을 사용하였고, 다중 클럭의 위상과 메타스태이블 상태를 판별하기 위해 제어부를 추가 하였다.
제안하는 시간-디지털 변환기(TDC)는 클럭부, 입력부, 코스부, 파인부, 제어부 등으로 구성되어 있다. 클럭부는 66 MHz의 외부 클럭을 입력받아서, 주파수가 330 MHz 이고, 위상이 90도씩 차이 나는 4분주 클럭을 만들어 주는 역할을 한다. 코스부는 싱글 카운터 방식을 사용하여 넓은 범위를 측정할 수 있다. 이 방식은 신호의 앞단과 뒷단에서 한 클럭 주기 미만의 시간을 측정하지 못하는 단점이 있으므로 이러한 시간은 2개의 파인부를 통해 정밀하게 측정한다.
파인부는 딜레이 라인(tapped delay line) 방식이고, FPGA 내의 캐리체인을 사용하여 구현하였다. 이 방식은 캐리체인의 길이가 길어질수록, 캐리체인의 선형성이 온도나 전압 특성에 민감해지는 단점이 있다. 캐리체인의 길이를 줄이기 위해 코스부에서 위상이 90도씩 차이 나는 4분주 클럭을 사용하였다. 330 MHz 주파수에서 클럭을 1개만 사용할 경우 약 3.03 ns 시간을 파인부에서 측정해야 하지만, 4분주 클럭을 사용할 경우 약 750 ps 시간만 측정하면 된다. 즉, 코스부에서 4분주 클럭을 사용하면, 파인부의 캐리체인 길이를 1/4 만큼 줄일 수 있다. 하지만 서로 다른 위상을 갖는 4분주 클럭을 사용하므로 어떤 위상의 클럭 신호가 파인부에서 사용되었는지 판단하는 제어부(finite state machine)가 필요하다.
시간-디지털 변환기(TDC)의 입력 신호는 비동기 신호이므로, 메타스태이블 상태가 발생할 수 있다. 기존 논문의 경우 싱크로나이저를 사용하여 메타스태이블 상태가 발생하는 것을 방지하였다. 하지만 싱크로나이저를 사용할 경우 캐리체인의 길이가 2배가 되는 단점이 있다. 따라서 제안하는 시간-디지털 변환기(TDC)는 캐리체인의 길이를 줄이기 위해 싱크로나이저를 사용하지 않았다. 대신에 제어부에서 메타스태이블 상태도 판별할 수 있게 설계하였다.
제어부의 입력신호는 비동기 신호이므로, 제어부도 메타스태이블 상태에 들어갈 수 있다. 제어부가 메타스태이블에 들어가면, 제어부는 잘못된 판별을 할 수 있다. 이것을 방지 위해 기존 4분주 클럭과 위상이 45도씩 차이나는 추가의 4분주 클럭을 생성하였고, 이 클럭을 사용하는 또 하나의 제어부를 만들었다. 추가된 제어부는 기존의 제어부와는 다른 트리거 시점을 갖는다. 따라서 첫 번째 제어부가 메타스태이블 상태에 들어가더라도, 두 번째 제어부는 메타스태이블 상태에 들어가지 않는다. 그러므로 캐리체인 신호와 2개의 제어부를 함께 살펴보면 올바른 판별 결과를 기대할 수 있다.
마지막으로 측정범위는 약 770 ns이고, 파인부의 분해능은 22 ps, 최대 표준편차는 약 90 ps이다. 종합 성능 측정 결과 선형성을 살펴보기 위해 기준선은 best straight fit을 사용하였고, 이때 옵셋오차는 -20 ps, 비선형성은 25 ps이다.

In this thesis, a time-to-digital converter(TDC) implemented using a Xilinx Virtex6 field-programmable gate array(FPGA) is studied. Its coarse stage is a single-counter type, and its fine stage is a tapped -delay line using a carry chain. A multiple-phase clock is used to reduce the length of the carry chain, and a state machine is added to identify the phases of the multiple clocks.
The proposed TDC consists of a clock stage, an input, coarse and fine stages, and a state machine. A clock stage divides four clocks with phase differences of 90° running at 330 MHz by using a mixed-mode clock management(MMCM). The course stage is designed with a single counter. The single counter is not able to measure the front and back site of a signal less than the clock period. Thus, the front and back site of signals are measured in two fine stages.
Because the TDC uses four clocks with phase differences of 90°, it can reduce delay lengths require for the fine stage. Although 3.03 ns should be measurable in the fine stage when a single phase clock is used, the TDC uses four phase clocks with same frequency, which in turn reduces the required delay length down to 750ps. As a result, the tapped-delay line is reduced to 1/4 of that of the same clock. Because four phase clocks are used, a finite state machine(FSM) is necessary to identify which phase clock is being measured at the fine stage. Conventional studies have prevented a meta-stable state using a synchronizer. However, if a synchronizer is used, the length of the carry chain must be doubled, which is a flaw.
The proposed TDC does not include a synchronizer to reduce the length of the carry chain, and it utilizes a state machine to prevent a meta-stable state. Thus, it used additional four divided clocks in an MMCM scheme designed with two state machines with different triggering times. Therefore, even if a meta-stable state occurs in the first state machine, it does not occur in the second state machine. Therefore, by looking at the two state machine values with the carry-chain signal, a correct determination of the phase is possible.
Lastly, the measurement range is approximately 770 ns, the resolution of the fine stage is 22 ps, and the maximum standard deviation is 90 ps. The best straight fit was used as the baseline to examine linearity. The offset error is ?20 ps, and the non-linearity is 25ps.

제 1 장 서 론 1
제 2 장 시간-디지털 변환기 관련 이론 5
2.1 아날로그 기반 시간-디지털 변환기 5
2.1.1 적분형(Integrated) 시간-디지털 변환기 5
2.1.2 듀얼 슬로프(Dual slope) 시간-디지털 변환기 7
2.2 디지털 기반 시간-디지털 변환기 11
2.2.1 싱글 카운터(Single counter) 11
2.2.2 딜레이 라인(Tapped delay line) 13
2.2.3 버니어 딜레이 라인(Vernier Delay line) 15
2.2.4 펄스 쉬링킹(Pulse shrinking) 17
제 3장 다중클럭 시간-디지털 변환기 설계 19
3.1 FPGA 기반 딜레이 라인 방식 시간-디지털 변환기 19
3.2 다중클럭 시간-디지털 변환기 설계 사양 20
3.3 다중클럭 시간-디지털 변환기 구조 22
3.3.1 입력부 및 코스부 24
3.3.2 클럭부 28
3.3.3 파인부 29
3.3.4 제어부 32
제 4 장 다중클럭 시간-디지털 변환기 시뮬레이션 36
4.1 클럭부 시뮬레이션 36
4.2 코스부 시뮬레이션 37
4.3 파인부 시뮬레이션 37
4.4 제어부 시뮬레이션 41
제 5 장 다중클럭 시간-디지털 변환기 측정 42
5.1 클럭부 성능 측정 42
5.2 코스부 성능 측정 44
5.3 파인부 성능 측정 46
5.4 시간-디지털 변환기 전체 성능 측정 47
제 6 장 결론 및 향후 연구 과제 49
참 고 문 헌 51

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