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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 김영희
- 발행연도
- 2013
- 저작권
- 창원대학교 논문은 저작권에 의해 보호받습니다.
이용수3
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PMIC(Power Management Integrated Circuit)는 시스템에서 요구하는 전원을 안정되게 공급하기 위해 입력전원을 변환하고 관리하는 IC이다. 최근 각종 전자기기와 모바일 기기들이 발전함과 동시에 PMIC의 시장규모가 지속적으로 증가하고 있다. 다양한 응용기기에 대응이 가능하게 하기 위해 PMIC용 eFuse OTP 메모리는 2.3V∼5.5V의 넓은 동작 전압(Wide operating voltage)을 갖는 회로 설계가 요구되어진다. PMIC의 아날로그 트리밍으로 사용되는 eFuse OTP 메모리는 파워-업 시 2.3V 정도의 전압에서 OTP 데이터를 읽어내어 밴드갭 기준전압 발생기 회로를 포함한 아날로그 회로를 트리밍해야 한다.
본 논문에서는 eFuse OTP 메모리가 넓은 동작 전압을 갖도록 하기 위해서 V2V(=2V±10％)의 regulation된 전압을 이용한 RWL 구동회로와 BL 풀-업 부하회로를 제안하므로 수 십 ㏀의 post-program 저항을 센싱하면서 OTP 셀의 blowing되지 않은 eFuse를 통해 흐르는 리드 전류를 100㎂ 이내로 억제하여 신뢰성을 확보하였다. 또한 파워 업 동작시 V2V가 Voltage regulator에서 만들어지기 이전에 V2V-to-VDD 전압 레벨 변환 회로에서 단락 회로 전류가 흐르는 것을 방지하기 위한 회로를 제안하였다. 그리고 eFuse OTP 메모리는 데이터 retention 시간동안 프로그램된 eFuse 링크의 저항이 줄었을 때 센싱 불량이 발생하지 않도록 하는 설계가 요구된다. 그래서 program-verify-read 모드에서는 가변 풀-업 부하 저항 회로를 이용하여 데이터 retention 시간동안 프로그램된 eFuse 링크의 저항 변동에 대한 마진 테스트가 가능하도록 설계하였다. 패키지 상태에서 프로그램된 eFuse의 link 저항이 변하므로 PMIC Chip에서 테스트 가능한 회로 설계가 요구된다. 따라서 패키지 상태에서 정상적으로 프로그램 되어 있는지 테스트하기 위해 program-verify-read 모드에서 프로그램 데이터와 리드 데이터를 비교하여 PFb핀으로 비교결과를 출력하도록 설계하였다.
32 비트의 셀 어레이에 의한 IP 면적을 줄이기 위해 differential eFuse OTP 셀에 비해 셀 면적이 작은 듀얼 포트 eFuse OTP 셀을 사용하였고 OTP 셀 어레이 사이즈를 1행 × 32열과 4행 × 8열의 경우에 대해 OTP IP Size를 비교하였다. 1행 × 32열의 경우 1D 어레이 구조로 설계되며 SL 구동회로 32개를 열 방향으로 어레이되고, 4행 × 8열의 경우 SL 구동회로 8개를 열방향으로 어레이된다. 1행 × 32열과 4행 × 8열의 경우에 대해 OTP IP Size를 비교한 결과 32비트 eFuse OTP의 레이아웃 면적은 각각 735.96㎛ × 61.605㎛ (=0.04534㎜2), 187.065㎛ × 101㎛ (=0.01889㎜2)로 4행 × 8열의 32비트 eFuse OTP 사이즈가 1행 × 32열의 32비트 eFuse OTP 사이즈보다 더 작은 것을 확인하였다.
본 논문에서는 eFuse OTP 메모리가 넓은 동작 전압을 갖도록 하기 위해서 V2V(=2V±10％)의 regulation된 전압을 이용한 RWL 구동회로와 BL 풀-업 부하회로를 제안하므로 수 십 ㏀의 post-program 저항을 센싱하면서 OTP 셀의 blowing되지 않은 eFuse를 통해 흐르는 리드 전류를 100㎂ 이내로 억제하여 신뢰성을 확보하였다. 또한 파워 업 동작시 V2V가 Voltage regulator에서 만들어지기 이전에 V2V-to-VDD 전압 레벨 변환 회로에서 단락 회로 전류가 흐르는 것을 방지하기 위한 회로를 제안하였다. 그리고 eFuse OTP 메모리는 데이터 retention 시간동안 프로그램된 eFuse 링크의 저항이 줄었을 때 센싱 불량이 발생하지 않도록 하는 설계가 요구된다. 그래서 program-verify-read 모드에서는 가변 풀-업 부하 저항 회로를 이용하여 데이터 retention 시간동안 프로그램된 eFuse 링크의 저항 변동에 대한 마진 테스트가 가능하도록 설계하였다. 패키지 상태에서 프로그램된 eFuse의 link 저항이 변하므로 PMIC Chip에서 테스트 가능한 회로 설계가 요구된다. 따라서 패키지 상태에서 정상적으로 프로그램 되어 있는지 테스트하기 위해 program-verify-read 모드에서 프로그램 데이터와 리드 데이터를 비교하여 PFb핀으로 비교결과를 출력하도록 설계하였다.
32 비트의 셀 어레이에 의한 IP 면적을 줄이기 위해 differential eFuse OTP 셀에 비해 셀 면적이 작은 듀얼 포트 eFuse OTP 셀을 사용하였고 OTP 셀 어레이 사이즈를 1행 × 32열과 4행 × 8열의 경우에 대해 OTP IP Size를 비교하였다. 1행 × 32열의 경우 1D 어레이 구조로 설계되며 SL 구동회로 32개를 열 방향으로 어레이되고, 4행 × 8열의 경우 SL 구동회로 8개를 열방향으로 어레이된다. 1행 × 32열과 4행 × 8열의 경우에 대해 OTP IP Size를 비교한 결과 32비트 eFuse OTP의 레이아웃 면적은 각각 735.96㎛ × 61.605㎛ (=0.04534㎜2), 187.065㎛ × 101㎛ (=0.01889㎜2)로 4행 × 8열의 32비트 eFuse OTP 사이즈가 1행 × 32열의 32비트 eFuse OTP 사이즈보다 더 작은 것을 확인하였다.
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