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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 신경욱
- 발행연도
- 2014
- 저작권
- 금오공과대학교 논문은 저작권에 의해 보호받습니다.
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2014
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This paper describes a hardware design of multi-standard LDPC decoder for WiMAX/WLAN using INMS decoding algorithm. To minimize hardware complexity, it adopts a block-serial(partially parallel) architecture based on the layerd decoding scheme. A hardware design of LDPC decoder which is based on Improved Normalized Min-Sum(INMS) decoding algorithm, and performance evaluation using fixed-point Matlab modeling and simulation. The designed LDPC decoder supports 19 block lengths(576~2304) and 6 code rates(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6) of IEEE 802.16e mobile WiMAX standard and 3 block lengths(648, 1296, 1944) and 4 code rates(1/2, 2/3, 3/4, 5/6) of IEEE 802.11n WLAN standard. The decoding function unit(DFU) which is based on sign-magnitude(SM) arithmetic and INMS decoding algorithm is implemented to optimize hardware complexity and decoding performance. The LDPC decoder synthesized using a 0.18-㎛ CMOS cell library with 100 MHz clock has 284,409 gates and , 62,976 bits RAM, and it is verified by FPGA implementation. The estimated performance is about 82 ~ 218 Mbps at 100 MHz @1.8V.
목차
제 1 장 서 론 1제 2 장 WLAN 및 WiMAX용 LDPC 부호 42.1 WLAN 및 WiMAX 규격 42.1.1 IEEE 802.11n WLAN 표준의 LDPC 부호 42.1.2 IEEE 802.16e WiMAX 표준의 LDPC 부호 52.2 LDPC 부호화 72.2.1 Semi-random 방식 92.2.2 Partially parallel 방식 112.2.3 Hybrid H-matrix 방식 122.3 LDPC 복호화 142.3.1 WLAN용 LDPC 부호의 패리티 검사행렬 142.3.2 WiMAX용 LDPC 부호의 패리티 검사행렬 19제 3 장 LDPC 복호 알고리듬 및 복호기 구조 243.1 Tanner 그래프 243.2 LDPC 복호 알고리듬 273.2.1 합곱 알고리듬 273.2.2 LLR-합곱 알고리듬 283.2.3 최소합 알고리듬 303.2.4 Normalized 최소합 알고리듬 313.2.5 Improved Normalized 최소합 알고리듬 323.3 LDPC 복호기 구조 333.3.1 병렬성에 따른 분류 333.3.2 복호 방식에 따른 분류 34제 4 장 다중표준 LDPC 복호기의 설계 444.1 고정 소수점 모델링 및 성능분석 444.2 INMS 알고리듬 기반의 LDPC 복호기의 전체 구조 504.3 DFU의 구조 544.3.1 Sign-Magnitude Subtracter / Adde(SM_Sub/SM_Add) 564.3.2 최소값 검출기(Minimum detector) 574.3.3 INF 연산기 594.4 Permuter 설계 594.5 H-ROM 설계 614.6 SVG 설계 644.7 경판정 회로 설계 65제 5 장 LDPC 복호기의 검증 및 성능평가 665.1 기능 검증 665.1.1 기능 검증 665.1.2 Matlab Simulink를 이용한 기능 검증 715.1.3 FPGA를 이용한 하드웨어 구현 검증 735.2 성능 평가 745.2.1 FPGA를 이용한 회로합성 결과 745.2.2 표준 셀을 이용한 회로합성 결과 75제 6 장 결 론 78[참고 문헌] 80
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