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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 정윤호
- 발행연도
- 2013
- 저작권
- 한국항공대학교 논문은 저작권에 의해 보호받습니다.
이용수25
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본 논문에서는 MIMO-OFDM 기반 무선랜 시스템을 위한 scalable FFT/IFFT 프로세서 구조를 제안하고 8채널 64/128/256/512-point FFT 프로세서를 하드웨어로 구현 및 검증하였다. MDC 방식을 이용하여 다수개의 입력 데이터를 하나의 FFT 프로세서로 처리했으며, 제안된 MR 분해 방법을 통해 복잡도 측면에서 가장 큰 비중을 차지하는 비단순 승산의 수를 줄임으로써 복잡도를 크게 낮추었다. 또한, 연산 블록의 공유와 가변 길이에 따라 구분되는 클럭 신호를 사용하여 하드웨어의 전력 소모량을 크게 감소시켰다.
제안된 scalable FFT 프로세서는 Verilog HDL을 이용하여 설계하였고, 0.13um 공정을 이용하여 최대 160MHz의 동작 클록 주파수에 대해 게이트 수준으로 합성되었다. 제안된 구조를 갖는 FFT 프로세서의 복잡도 비교를 위해 1)8-채널 512-point Radix-2 SDF 방식, 2) 8-채널 512-point Mixed Radix-2/2/2/4/2/4/2 MDC 방식, 3) 8-채널 512-point Mixed Radix-2/2/2/8/8 MDC 방식, 그리고 제안된 4) 8-채널 512-point Mixed Radix-4/2/8/8 MDC 방식을 분석하였다. 그 결과 방식 1)에 비해 약 50% 감소된 게이트 수, 방식 2)에 비해 약 18% 감소된 게이트 수, 방식 3)에 비해 약 17% 감소된 게이트 수로 구현 가능함을 확인할 수 있었다. FFT 프로세서는 MIMO-OFDM 기반 무선랜 시스템에서 가장 큰 블록 중 하나이므로 제안된 scalable FFT/IFFT 프로세서는 무선랜 시스템의 하드웨어 복잡도 및 전력소모를 줄이는 큰 공헌을 할 수 있을 것으로 예상된다.
제안된 scalable FFT 프로세서는 Verilog HDL을 이용하여 설계하였고, 0.13um 공정을 이용하여 최대 160MHz의 동작 클록 주파수에 대해 게이트 수준으로 합성되었다. 제안된 구조를 갖는 FFT 프로세서의 복잡도 비교를 위해 1)8-채널 512-point Radix-2 SDF 방식, 2) 8-채널 512-point Mixed Radix-2/2/2/4/2/4/2 MDC 방식, 3) 8-채널 512-point Mixed Radix-2/2/2/8/8 MDC 방식, 그리고 제안된 4) 8-채널 512-point Mixed Radix-4/2/8/8 MDC 방식을 분석하였다. 그 결과 방식 1)에 비해 약 50% 감소된 게이트 수, 방식 2)에 비해 약 18% 감소된 게이트 수, 방식 3)에 비해 약 17% 감소된 게이트 수로 구현 가능함을 확인할 수 있었다. FFT 프로세서는 MIMO-OFDM 기반 무선랜 시스템에서 가장 큰 블록 중 하나이므로 제안된 scalable FFT/IFFT 프로세서는 무선랜 시스템의 하드웨어 복잡도 및 전력소모를 줄이는 큰 공헌을 할 수 있을 것으로 예상된다.
목차
요 약 ⅰ목 차 ⅲ그림목록 ⅴ표 목 록 ⅷ약어목록 ⅸ제1장 서 론 (Introduction)1.1 연구의 필요성 11.2 논문의 구성 2제2장 기존 FFT 알고리즘 및 하드웨어 구조2.1 FFT 알고리즘 32.1.1 radix-2 FFT 알고리즘 52.1.2 radix-4 FFT 알고리즘 82.1.3 radix-22 FFT 알고리즘 102.1.4 radix-23 FFT 알고리즘 152.1.5 radix-42 FFT 알고리즘 172.1.6 radix-4/2 FFT 알고리즘 192.2 FFT 하드웨어 구조 222.2.1 Single-path Delay Feedback (SDF) 222.2.2 Multi-path Delay Commutator (MDC) 25제3장 제안된 Scalable FFT 프로세서의 알고리즘3.1 제안된 FFT 알고리즘 273.1.1 mixed radix-4/2/8/8 FFT 알고리즘 273.2 제안된 8채널 512-point MRMDC FFT 프로세서 31제4장 제안된 Scalable FFT 프로세서의 하드웨어 구조4.1 제안된 FFT 프로세서의 구조 및 동작 원리 354.2 제안된 FFT 프로세서의 블록별 구조 414.2.1 DMM (Data Mapping Module) 414.2.2 R4BM (Radix-4 Butterfly Module) 434.2.3 R2BM (Radix-2 Butterfly Module) 474.2.4 DMM2 (Data Mapping Module 2) 494.2.5 R8BM1 (Radix-8 Butterfly Module 1) 524.2.6 DMM3 (Data Mapping Module 3) 544.2.7 R8BM2 (Radix-8 Butterfly Module 2) 574.2.8 DRM (Data Reordering Module) 59제5장 제안된 FFT 프로세서의 설계 및 검증5.1 고정 소수점 설계 625.1.1 입력 신호의 양자화 625.1.2 Scalable FFT 프로세서의 고정 소수점 시뮬레이션 635.2 하드웨어 구현 결과 645.2.1 ASIC Cell 기반 구현 결과 645.2.2 제안된 FFT 프로세서의 효율성 655.3 하드웨어 검증 결과 665.3.1 검증 환경 및 단계 665.3.2 검증 결과 68제6장 결 론 69참 고 문 헌 70SUMMARY 73
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