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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2024.7
- 수록면
- 43 - 50 (8page)
- DOI
- 10.5573/ieie.2024.61.7.43
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Systolic array를 사용하여 GEMM 가속기를 구현할 때 가장 큰 문제점은 병렬로 처리할 데이터의 개수를 늘릴 때 기하급수적으로 더 많은 연산기가 필요하다는 것이다. 예를 들어 Systolic array는 N 크기의 입력을 병렬로 처리하기 위해서는 2N²의 연산기를 포함해야 한다. 따라서, 본 논문에서는 N개의 데이터를 병렬로 처리할 때 N개의 곱셈기와 N-1개의 덧셈기를 사용하여 총 2N-1개의 연산기를 사용할 수 있는 adder-tree 기반의 GEMM 가속기 구조를 제안한다. 이에 따라 Systolic array 대비하여 탑재되는 연산기의 수를 획기적으로 줄일 수 있었다. 또한, 본 논문에서는 가속기 내부에서 데이터를 최대한 재활용하여 외부 메모리 접근 수를 줄일 수 있는 알고리즘과 더불어 하드웨어 처리량을 높일 수 있는 Pipelined 하드웨어 구조를 제안한다. 제안하는 가속기는 부동소수점 (Floating-point) 연산기를 사용하여 구현되었으며, 40㎚ CMOS 공정으로 합성하였고 49831.59㎛²의 면적 및 580㎒의 최대 주파수를 가진다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 기존 GEMM 알고리즘 및 가속기 구조
Ⅲ. 제안하는 GEMM 가속기 구조
Ⅳ. 구현 결과 및 분석
Ⅳ. 결론
REFERENCES
참고문헌 (13)
참고문헌 신청
A. Krizhevsky, I. Sutskever, and G. E. Hinton, “ImageNet classification with deep convolutional neural networks,” in Proc. Adv. Neural Inf. Process. Syst., 2012, pp. 1097–1105.
R. Collobert, J. Weston, L. Bottou, M. Karlen, K. Kavukcuoglu, and P. Kuksa, “Natural language processing (almost) from scratch,” in J. Mach. Learn. Res., vol. 12, pp. 2493–2537, Mar. 2011.
Z.-Q. Zhao, P. Zheng, S.-T. Xu, and X. Wu, ‘‘Object detection with deep learning: A review,’’ in IEEE Trans. Pattern Anal. Mach. Intell., vol. 30, no. 11, pp. 3212–3232, Nov. 2019.
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J. Lee, S. Kang, J. Lee, D. Shin, D. Han, and H.-J. Yoo, “The hardware and algorithm co-design for energy-efficient dnn processor on edge/mobile devices,” in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 10, pp. 3458–3470, 2020.
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