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저자정보
Sanket Parashar (North Carolina State University) Nithin Kolli (North Carolina State University) Raj Kumar Kokkonda (North Carolina State University) Subhashish Bhattacharya (North Carolina State University)
저널정보
전력전자학회 ICPE(ISPE)논문집 ICPE 2023-ECCE Asia
발행연도
2023.5
수록면
366 - 373 (8page)

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This research article presents a thorough investigation of the 3 Level - 3 Phase (3L-3P) Neutral Point Clamped (NPC) Dual Active Bridge (DAB) topology for designing Medium Voltage (MV) DC isolators. An equivalent circuit model is utilized to provide a detailed analysis of the switching transition at specific operating points, including α = 60° , 0 < φ < 90° (φ≠ 60° ) α = 60°, φ = 60°. These operating points not only ensure optimal performance but also minimize the Common Mode (CM) current injected into the operating environment. The article also employs the model to evaluate the minimum current required for Zero Voltage Switching (ZVS) operation, snubber current during turn transition, and the loss in the snubber resistor. Furthermore, the article proposes a dynamic voltage balancing algorithm that significantly reduces DC offset by 80% and switching losses by 50% through precise turn-off Vds mismatch across MOSFETs and Diodes within a specified limit of 100V. The accuracy of the model used in the proposed algorithm is validated through experimental turn-off waveforms of SiC MOSFET at 1.75kV. The article introduces experimental test benches to examine the impact of base plate capacitance (Cbs) on the voltage mismatch and snubber losses in the 3L pole, providing valuable insights into the behavior of the topology under various conditions. The experiments are conducted up to 6kV DC bus voltage, and the snubber loss and dynamic voltage mismatch across series connected MOSFETs and diodes are evaluated and validated through the theoretical model.
#MVDC isolators #SiC MOSFETs #Dual Active Bridge #Dynamic Voltage Balancing #SiC JBS diodes #Snubber losses #HF Transformer

목차

Abstract
I. INTRODUCTION
II. MODELING OF VOLTAGE TRANSITION ACROSS 3L NPC POLE AT α = 60, α=60 AND PHI=60
III. DESIGN SELECTION OF THE DEVICE SNUBBER CAPACITORS AND RESISTORS
IV. TEST BENCH FOR ASSESSMENT OF EFFECT OF HEAT SINK ON Vds MISMATCH AND SNUBBER CIRCUIT LOSSES
V. EXPERIMENTAL RESULTS
VI. CONCLUSION
REFERENCES

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