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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2023.3
- 수록면
- 171 - 175 (5page)
이용수
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본 논문에서는 28 nm CMOS 공정을 이용한 D-대역 저잡음 증폭기 설계와 측정 결과를 기술하였다. 설계된 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 각 단은 커패시턴스 중화 기법을 적용하여 안정도와 이득이 향상되었다. 입출력과 각 단의 정합은 트랜스포머와 트랜스미션 라인을 이용하여 정합회로를 구성하였다. 차동신호의 불균형을 줄이기 위해 트랜스포머에 바이패스 커패시터를 연결하였으며, 입력단과 출력단의 트랜스포머는 단일 종단 신호경로에 커패시턴스를 연결하여 임피던스를 최적화하였다. 측정 결과, 저잡음 증폭기의 최대이득은 139 GHz에서 17.8 dB이고, 3-dB 대역폭은 20 GHz를 보였다. 패드를 포함한 회로의 전체면적은 0.4 mm²이고, 회로의 소비전력은 50.2 mW이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. D-대역 저잡음 증폭기 회로 설계
Ⅲ. 측정 및 시뮬레이션 결과
Ⅳ. 결론
References
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