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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2022.11
- 수록면
- 1,747 - 1,750 (4page)
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As shrinking the semiconductor process into the deep sub-micron to achieve high-density, low power and high performance integrated circuits, MBU (multiple bit upset) by soft errors is one of the major challenge of on-chip memory systems. To address the MBU, single error correction, double error detection and double adjacent error correction (SEC–DED-DAEC) codes have been recently proposed. But these codes do not resolve mis-correction. We propose the SEC-DED-DAEC-TAED(triple adjacent error detection) code without mis-corrections. The generated H-matrix by the proposed heuristic algorithm to accomplish the proposed code is implemented as hardware and verified. The results show that there is no mis-correction in the proposed codes and the 2-stage pipelined decoder can be employed on-chip memory system.
목차
ABSTRACT
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 제안된 부호 디코딩 하드웨어 구현
Ⅳ. 실험 결과
Ⅴ. 결론
REFERENCES
참고문헌 (7)
참고문헌 신청
C. Constantinescu, “AMD EPYCTM 7002 Series - A Processor with Improved Soft Error Resilience,” in Proceeding of the 51st IEEE/IFIP International Conference on Dependable Systems and Networks - Supplemental Volume, Taipei, Taiwan, pp. 33–36, 2021.
G. Prasad, B. C. Mandi, and M. Ali, "Soft-Error-Aware SRAM for Terrestrial Applications," IEEE Transaction on Device and Materials Reliability, vol. 21, no. 4, pp. 658-660, Dec. 2021.
M. Rezaei, P. M. Holgado, Y. Morilla, F. J. Franco, J. C. Fabero, H. Mecha, H. Puchner, G. Hubert, and J. A. Clemente, "Evaluation of a COTS 65-nm SRAM Under 15MeV Protons and 14 MeV Neutrons at Low VDD," IEEE Transaction on Nuclear Science, vol. 67, no. 10, pp. 2188-2195, Oct. 2020.
H. Farbeh, L. Delshadtehrani, H. Kim, and S. Kim, "ECC-United Cache: Maximizing Efficiency of Error Detection/Correction Codes in Associative Cache Memories," IEEE Transaction on Computer, vol. 70, no. 4, pp. 640-654, Apr. 2021.
S. Lin and D. Costello, Error Control Coding, 2nd ed. Pearson, India, 2004.
G. Prasad, B. C. Mandi, and M. Ali, "Soft-Error-Aware SRAM for Terrestrial Applications," IEEE Transaction on Device and Materials Reliability, vol. 21, no. 4, pp. 658-660, Dec. 2021.
M. Rezaei, P. M. Holgado, Y. Morilla, F. J. Franco, J. C. Fabero, H. Mecha, H. Puchner, G. Hubert, and J. A. Clemente, "Evaluation of a COTS 65-nm SRAM Under 15MeV Protons and 14 MeV Neutrons at Low VDD," IEEE Transaction on Nuclear Science, vol. 67, no. 10, pp. 2188-2195, Oct. 2020.
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