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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.10
- 수록면
- 623 - 627 (5page)
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A power-adjustable fully-integrated CMOS optical receiver with multi-rate clock-and-data recoverycircuit is presented in standard 65-nm CMOS technology. With supply voltage scaling, key features ofthe optical receiver such as bandwidth, power efficiency, and optical sensitivity can be automaticallyoptimized according to the bit rates. The prototype receiver has -23.7 dBm to -15.4 dBm of opticalsensitivity for 10-9bit error rate with constant conversion gain around all target bit rates from 1.62Gbpsto 8.1 Gbps. Power efficiency is less than 9.3 pJ/bit over all operating ranges.
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서진철 / 2013 / A 1.62/2.7/5.4 Gbps Clock and Data Recovery Circuit for DisplayPort 1.2 with a single VCO / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 13(3):185~192
C. Hermans / 2006 / A High-Speed 850-nm Optical Receiver Front-End in 0.18-μm CMOS / IEEE J. Solid-State Circuits 41:1606~1614
S. H. Park / 2009 / An Optical Transimpedance Amplifier Using an Inductive Buffer Stage Technique / IEICE Trans. on Comm E92-B:2239~2242
W.-Z. Chen / 2005 / A 1.8V 10-Gb/s Fully Integrated CMOS Optical Receiver Analog Front-End / IEEE J. of Solid-State Circuits 40:1388~1396
서진철 / 2013 / A 1.62/2.7/5.4 Gbps Clock and Data Recovery Circuit for DisplayPort 1.2 with a single VCO / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 13(3):185~192
C. Hermans / 2006 / A High-Speed 850-nm Optical Receiver Front-End in 0.18-μm CMOS / IEEE J. Solid-State Circuits 41:1606~1614
S. H. Park / 2009 / An Optical Transimpedance Amplifier Using an Inductive Buffer Stage Technique / IEICE Trans. on Comm E92-B:2239~2242
W.-Z. Chen / 2005 / A 1.8V 10-Gb/s Fully Integrated CMOS Optical Receiver Analog Front-End / IEEE J. of Solid-State Circuits 40:1388~1396
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