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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2022.10
- 수록면
- 1,537 - 1,544 (8page)
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application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 관련 연구
Ⅲ. 구현 및 실험 방법
Ⅳ. 실험 및 평가
Ⅴ. 결론
REFERENCES
참고문헌 (10)
참고문헌 신청
Y. Cai, C. Deng, Q. Zhou, H. Yao, F. Niu, and C. N. Sze, "Obstacle-Avoiding and Slew-Constrained Clock Tree Synthesis With Efficient Buffer Insertion," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 23, no. 1, pp. 142-155, Jan. 2015.
N. Avdalyan and K. Petrosyan, "Processing An Effective Method For Clock Tree Synthesis," in IEEE East-West Design & Test Symposium (EWDTS), Batumi, Georgia, pp. 1-5, 2019.
C. Chang, S. Huang, Y. Ho, J. Lin, H. Wang, and Y. Lu, "Type-matching clock tree for zero skew clock gating," in ACM/IEEE Design Automation Conference (DAC), Anaheim: CA, USA, pp. 714-719, 2008.
J. Li, P. Wan, B. Guan, L. Su, P. Ma, and Z. Chen, "An Efficient Clock Tree Synthesis Method with Manual Hierachical Operation," in IEEE International Conference on Anti-counterfeiting, Security, and Identification (ASID), Xiamen, China, pp. 204-207, 2018.
S. Ravi, S. Trehan, M. Jain, and H. M. Kittur, "High Performance Clock Path elements for Clock Skew reduction," in Proceedings of International Conference on Intelligent Computing, Instrumentation and Control Technologies (ICICICT), Kannur, India, pp. 1663-1670, 2019.
N. Avdalyan and K. Petrosyan, "Processing An Effective Method For Clock Tree Synthesis," in IEEE East-West Design & Test Symposium (EWDTS), Batumi, Georgia, pp. 1-5, 2019.
C. Chang, S. Huang, Y. Ho, J. Lin, H. Wang, and Y. Lu, "Type-matching clock tree for zero skew clock gating," in ACM/IEEE Design Automation Conference (DAC), Anaheim: CA, USA, pp. 714-719, 2008.
J. Li, P. Wan, B. Guan, L. Su, P. Ma, and Z. Chen, "An Efficient Clock Tree Synthesis Method with Manual Hierachical Operation," in IEEE International Conference on Anti-counterfeiting, Security, and Identification (ASID), Xiamen, China, pp. 204-207, 2018.
S. Ravi, S. Trehan, M. Jain, and H. M. Kittur, "High Performance Clock Path elements for Clock Skew reduction," in Proceedings of International Conference on Intelligent Computing, Instrumentation and Control Technologies (ICICICT), Kannur, India, pp. 1663-1670, 2019.
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