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논문 기본 정보
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- 2022.6
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- 162 - 166 (5page)
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Due to the high bus bandwidth and scalability of PCIe Protocol, it has become the main protocol of the storage device. As the transmission speed of the storage device increases, PCIe, the main protocol of the storage device, is also being converted to Generation 5.0 of 32GT/s. To implement PCIe Gen5.0 storage device tester used as a semiconductor post-process facility, CPU power and buffer memory bandwidth capable of supporting high data bandwidth of 128 GB/s are required, and Channel controller and transmission channel capable of processing signals of 32 GT/s per PCIe lane are required.
As the frequency increase and loss increase compared to PCIe 4.0, the channel characteristics became more important, and the method of implementing them became difficult.
In this paper, we will examine the Channel components and Design components for 32GT/s signal transmission, perform System Modeling and Simulation, and describe their implementation results.
As the frequency increase and loss increase compared to PCIe 4.0, the channel characteristics became more important, and the method of implementing them became difficult.
In this paper, we will examine the Channel components and Design components for 32GT/s signal transmission, perform System Modeling and Simulation, and describe their implementation results.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. PCIe GEN5.0
Ⅲ. SIMULATION
Ⅳ. PCIe Gen5.0 Storage Device TEST System
Ⅴ. EXPREIMENTAL RESULTS
Ⅵ. CONCLUSION
참고문헌
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