메뉴 건너뛰기
.. 내서재 .. 알림
소속 기관/학교 인증
인증하면 논문, 학술자료 등을  무료로 열람할 수 있어요.
한국대학교, 누리자동차, 시립도서관 등 나의 기관을 확인해보세요
(국내 대학 90% 이상 구독 중)
로그인 회원가입 고객센터 ENG
주제분류

추천
검색
질문

논문 기본 정보

자료유형
학술저널
저자정보
최원영 조재찬 정윤호 (한국항공대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제58권 제3호(통권 제520호)
발행연도
2021.3
수록면
51 - 58 (8page)
DOI
10.5573/ieie.2021.58.3.51

이용수

표지
📌
연구주제
📖
연구배경
🔬
연구방법
🏆
연구결과
AI에게 요청하기
추천
검색
질문

이 논문의 연구 히스토리 (2)

초록· 키워드

오류제보하기
본 논문에서는 시계열 데이터 간의 유사도 측정에서 효율적인 알고리즘인 DTW (dynamic time warping)의 연산 복잡도를 감소시키기 위한 하드웨어 구조를 제안하며, 이에 대한 구현 및 실험 결과를 제시한다. DTW 기법은 time-dependent 특성에 대응하기 위해 데이터들을 시간 축 상에서 정렬하는 과정을 거치며, 가능한 모든 정렬들 중 가장 최적의 정렬을 찾아 유사도를 측정한다. 이에 따라, 다른 알고리즘들에 비해 우수한 분류 성능을 나타내지만, 높은 연산 복잡도에 의해 응용에 제약을 갖는다. DTW의 높은 연산 복잡도를 낮추기 위해 다양한 방법들이 제시되었으며, 최근에는 기존의 다양한 DTW의 복잡도 개선방법들을 조합하여 추가적인 속도 개선을 위한 연구들이 진행 중에 있다. 그리고 속도를 더 향상시키기 위해 하드웨어 구현을 통한 속도 개선 방법이 연구되고 있다. 현재 제안된 DTW 속도 개선을 위한 최적의 하드웨어 구조는 DTW 연산 행렬의 각 요소가 이전 주위 요소들의 값들에 영향을 받는 DTW 연산 규칙을 준수하며 최적화된 연산 순서를 적용하여 연산 시간을 단축시켰지만, 여전히 제약 조건이 큰 일부 응용에는 많은 연산 시간을 필요로 한다. 이에 본 논문에서는 기존의 DTW 연산 규칙을 변형하고, 이를 반복 연산 기법을 활용하여 변형된 연산의 결과들을 보상함으로써 추가적인 연산 시간의 단축이 가능한 하드웨어 구조를 제안한다. FPGA 구현을 통한 실험 결과, 제안된 DTW 가속기는 기존의 DTW 가속기와 비교해 평균 약 61.3%의 연산 시간의 감소율을 나타냈으며, 약 3584개의 slice 및 1090 bits memory를 사용해 86MHz로 동작함을 확인하였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
REFERENCES

참고문헌 (23)

참고문헌 신청

함께 읽어보면 좋을 논문

논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!

이 논문의 저자 정보

이 논문과 함께 이용한 논문

최근 본 자료

전체보기

댓글(0)

0