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논문 기본 정보

자료유형
학술저널
저자정보
송대건 (Kyungpook National University)
저널정보
한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제24권 제3호
발행연도
2020.9
수록면
845 - 852 (8page)

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3 나노미터 아래의 미래공정에서는 작은 면적의 표준셀(Standard Cell)을 구현하는 데에 많은 기술적인 개선을 요구한다. 따라서 어떠한 기술을 통해 얼마나 작은 면적의 표준셀을 구현할 수 있는지, 그리고 그 영향이 어떠한지 알아보는 것은 매우 중요하다. 본 논문에서는 3 나노미터와 이하의 미래공정에서 표준셀 설계를 위해 묻힌 전력망(Buried Power Rail, BPR)과 상호보완 FET(Complementary FET, CFET)이 면적 감소에 얼마나 기여하는지 살펴보며 그 영향을 기생 캐패시턴스 관점에서 분석한다. 본 논문을 통해 상호보완 FET은 4T 이하의 표준셀을 구현할 수 있는 기술이지만, Z-축으로 증가하는 높이만 큼 상당한(+18.0% 이상) 기생 Cap의 영향을 받는다는 점을 밝힌다.
#Complementary FET (CFET) #Buried Power Rails (BPR) #Standard Cells #Parasitics #3 nanometer technology (3㎚)

목차

Abstract
요약
Ⅰ. 서론
Ⅱ. 표준셀의 Track 개수와 기생성분
Ⅲ. Track 개수 감소를 위한 묻힌 전력망(Buried Power Rail, BPR) 구조
Ⅳ. CFET
Ⅴ. 결론
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