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Min-Kyun Chae (Pohang University of Science and Technology) Won-Cheol Lee (Pohang University of Science and Technology) Eunsung Seo (Samsung Electronics) Young-Soo Sohn (Samsung Electronics) Kwang-Il Park (Samsung Electronics) Byungsub Kim (Pohang University of Science and Technology) Jae-Yoon Sim (Pohang University of Science and Technology) Hong-June Park (Pohang University of Science and Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.19 No.5
발행연도
2019.10
수록면
461 - 469 (9page)
DOI
10.5573/JSTS.2019.19.5.461

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A half rate Tomlinson-Harashima precoding (THP) equalizer for transmitter has been implemented using analog-digital mixed mode circuits to reduce chip area compared to the full digital implementation. The digital multipliers and adders of the full digital implementation are replaced by the current mode DAC with an analog adder, which consists of the superposition of differential pairs with the tail currents corresponding to the impulse responses of the transmission channel. A 3-bit flash ADC converts the output of the current mode DAC with an analog adder to a decision data which is applied back to the DAC through a tapped delay line for 10-tap precoding equalization. 7 current mode comparators are used in the ADC for low kickback noise. The proposed half rate THP equalizer chip in a 65 ㎚ CMOS process works successfully at 5.4 Gb/s with a time margin of 0.24 UI in both a 36-inch FR-4 channel and an 8-inch FR-4 reflective channel with a 4-inch center stub. The chip consumes 87 ㎽ at 1.3 V supply with a chip area of 0.029 ㎟. The processnormalized chip area is reduced by 5.7 and 9.8 times compared to the full-digital implementation.
#Tomlinson-Harashima precoding #reflective channel #current comparator #2 UI feedback loop delay constraint

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. ANALOG-DIGITAL MIXED-MODE THP EQUALIZER
Ⅲ. CIRCUIT DESCRIPTION
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSIONS
REFERENCES

참고문헌 (4)

참고문헌 신청
M. Kossel et al., “A 10 Gb/s 8-Tap 6b 2-PAM/4- PAM Tomlinson-Harashima Precoding Transmitter for Future Memory-Link Applications in 22-nm SOI CMOS,” IEEE Journal of Solid-State Circuits, vol. 48, no. 12, pp. 3268?3284, Dec 2013.. google schola Y. Yuminaka et al., “Multiple-Valued Signaling for High-Speed Serial Links Using Tomlinson- Harashima Precoding,” in IEEE Journal on Emerging and Selected Topics in Circuits and System, vol. 6, no. 1, pp. 25-33, Mar. 2016. google schola T. Kim et al., “A Model Predictive Control Equalization Transmitter for Asymmetric Interfaces in 28nm FDSOI,” IEEE Asian Solid-State Circuits Conference, pp. 237-240, Nov. 2016. google schola A. Suleiman et al., “Model Predictive Control Equalization for High-Speed I/O Links,” IEEE Transaction on Circuits and Systems I: Regular Papers, vol. 61, no. 2, pp. 371-381, Feb. 2014. google schola

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